JPH0443416B2 - - Google Patents
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- JPH0443416B2 JPH0443416B2 JP59175861A JP17586184A JPH0443416B2 JP H0443416 B2 JPH0443416 B2 JP H0443416B2 JP 59175861 A JP59175861 A JP 59175861A JP 17586184 A JP17586184 A JP 17586184A JP H0443416 B2 JPH0443416 B2 JP H0443416B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
- Waveguides (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、表面にストリツプ・ラインを有する
超高周波集積回路装置（microwave monolithic
integrated circuit：MMIC）の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is directed to a microwave monolithic integrated circuit device having a strip line on its surface.
Concerning improvements to integrated circuit (MMIC).
一般に、電子回路では、取り扱う周波数が高く
なるにつれてインピーダンス整合を行うのに種々
の困難を生じている。
In general, in electronic circuits, various difficulties arise in impedance matching as the frequencies handled become higher.
そこで、デイスクリートGaAs電界効果トラン
ジスタでは、それ自体に整合回路を有する
MMIC化の方向に向かつている。 Therefore, discrete GaAs field effect transistors have their own matching circuit.
We are heading in the direction of MMIC.
MMICの場合、多くのストリツプ・ラインを
有している。 MMIC has many strip lines.
このようなストリツプ・ラインに於けるインピ
ーダンスを50〔Ω〕に保つ為には、誘電体として
半絶縁性GaAsを用い、誘電体の厚みをＨ、そし
て、ストリツプ・ライン・パターンの幅をＷとす
ると、
Ｗ／Ｈ≒0.8 (1)
とする必要がある。 In order to maintain the impedance in such a strip line at 50 [Ω], semi-insulating GaAs is used as the dielectric, the thickness of the dielectric is H, and the width of the strip line pattern is W. Then, it is necessary to set W/H≒0.8 (1).
また、前記のようなこととは別に、パワー電界
効果トランジスタでは、熱放散を良好にする為、
半絶縁性GaAs基板の厚みを20〔μｍ〕程度に薄
くする必要がある。 In addition to the above, in order to improve heat dissipation in power field effect transistors,
It is necessary to reduce the thickness of the semi-insulating GaAs substrate to about 20 [μm].
前記したMMICに於いて、ストリツプ・ライ
ンに於ける誘電体である半絶縁性GaAs基板を薄
くすることに依り熱放散を良好にしようとする
と、式(1)の関係から判るように、ストリツプ・ラ
イン・パターンの幅も狭くしなければならない。
In the MMIC described above, if we try to improve heat dissipation by thinning the semi-insulating GaAs substrate, which is the dielectric material in the strip line, as can be seen from the relationship in equation (1), the strip line The width of the line pattern must also be narrow.
即ち、半絶縁性GaAs基板の厚みを前記したよ
うに20〔μｍ〕にすると、ストリツプ・ライン・
パターンの幅は25〔μｍ〕にする必要がある。 That is, if the thickness of the semi-insulating GaAs substrate is set to 20 [μm] as described above, the strip line
The width of the pattern needs to be 25 [μm].
然しながら、ストリツプ・ライン・パターンの
幅を狭くすることは、導体損が増加することに結
び付くので好ましくない。 However, reducing the width of the strip line pattern is undesirable because it leads to increased conductor loss.
本発明は、ストリツプ・ラインの誘電体である
基板を薄くして熱放散を良好にしても、ストリツ
プ・ライン・パターンの幅を広くすることができ
るようにする。 The present invention allows the width of the strip line pattern to be increased even though the substrate, which is the dielectric of the strip line, is thinned to provide better heat dissipation.
本発明の超高周波集積回路装置では、半導体素
子が作り込まれる基板と、該基板の誘電率より低
いそれを有し且つ該基板面内に選択的に形成され
た誘電体領域と、該誘電体領域上に形成されたス
トリツプ・ラインのパターンとを備えてなる構成
を採つている。
The ultra-high frequency integrated circuit device of the present invention includes a substrate on which a semiconductor element is fabricated, a dielectric region having a dielectric constant lower than that of the substrate and selectively formed within the plane of the substrate, and a dielectric region having a dielectric constant lower than that of the substrate. The structure includes a strip line pattern formed on the area.
一般に、ストリツプ・ラインを構成する誘電体
の誘電率が大になると前記説明した式(1)で得られ
る比は小さくなる方向に向かう。
Generally, as the dielectric constant of the dielectric material constituting the strip line increases, the ratio obtained by equation (1) described above tends to decrease.
従つて、用いた誘電体の誘電率が大である場合
に前記式(1)を成立させる為には、誘電体の厚みＨ
を大に、そして、ストリツプ・ライン・パターン
の幅Ｗを小にする方向で調整することが必要とな
る。また、逆に、用いた誘電体の誘電率が小であ
る場合に前記式(1)を成立させる為には、誘電体の
厚みＨを小に、そして、ストリツプ・ライン・パ
ターンの幅Ｗを大にする方向で調整することが必
要となる。 Therefore, in order to satisfy the above formula (1) when the dielectric constant used is large, the thickness H of the dielectric must be
It is necessary to make adjustments in the direction of increasing W and decreasing the width W of the strip line pattern. Conversely, in order to make the above formula (1) hold when the permittivity of the dielectric material used is small, the thickness H of the dielectric material must be made small, and the width W of the strip line pattern must be made small. It is necessary to make adjustments in the direction of increasing the value.
通常、半絶縁性GaAs、セラミツク（アルミ
ナ）、サフアイア等の誘電率９〜13程度であり、
このような誘電率を有する材料を用いた場合、前
記式(1)に於けるＷ／Ｈなる比を略１にする必要が
あり、前記したように、誘電体、即ち、基板の厚
みＨを大にしたり、ストリツプ・ライン・パター
ンの幅Ｗを小さくする必要があり、これ等は、熱
放散を悪くし、また、導体損を増大する等、装置
の特性を悪化させる原因になることは前記した通
りである。 Normally, semi-insulating GaAs, ceramic (alumina), sapphire, etc. have a dielectric constant of about 9 to 13.
When using a material with such a dielectric constant, the ratio W/H in the above equation (1) needs to be approximately 1, and as mentioned above, the thickness H of the dielectric material, that is, the substrate, must be set to approximately 1. It is necessary to increase the width W of the strip line pattern or reduce the width W of the strip line pattern, which causes deterioration of device characteristics such as poor heat dissipation and increased conductor loss. That's exactly what I did.
然しながら、前記本発明の構成を採つた場合、
例えば、二酸化シリコン（SiO2）の誘電率は約
４程度であり、また、空気のそれは１であるか
ら、そのような誘電体を用いた場合、前記式(1)を
満足させるには、誘電体、即ち、基板の厚みＨを
小にし、ストリツプ・ライン・パターンの幅Ｗを
大にすることができ、これ等が、装置の特性を向
上させるであろうことは云うまでもない。 However, when adopting the configuration of the present invention,
For example, the dielectric constant of silicon dioxide (SiO 2 ) is about 4, and that of air is 1, so when such dielectrics are used, in order to satisfy the above formula (1), the dielectric constant is about 4. It goes without saying that the thickness H of the substrate, ie, the substrate, can be reduced and the width W of the strip line pattern can be increased, which will improve the characteristics of the device.
ストリツプ・ラインのインピーダンスは
Schneiderに依つて詳しく計算されていて、それ
等の計算結果を線図にすると第１１図に見られる
通りである。 The impedance of the strip line is
Schneider performed detailed calculations, and the results of those calculations are shown in a diagram in Figure 11.
第１１図では、横軸にＷ／Ｈを、縦軸にインピ
ーダンスＺをそれぞれ採つてあり、パラメータは
各誘電体の誘電率としている。 In FIG. 11, the horizontal axis shows W/H, the vertical axis shows impedance Z, and the parameter is the permittivity of each dielectric.
この図から、Ｚ＝50〔Ω〕となるようにGaAs
基板上にストリツプ・ラインを形成する為には、
Ｗ／Ｈ＝0.8にすれば良いことが判る。また、基
板の厚みを一定とし、誘電体をGaAsからSiO2に
変更したとすると、同じく図示されたところか
ら、インピーダンスを50〔Ω〕に保つ為にはＷ／
Ｈを2.2にしなければならないことが知得される。
即ち、幅Ｗを2.2倍にしてもよいことになる。一
般に、導体損は大略ストリツプ・ラインの断面積
に反比例すると見做すことができるから、前記の
ように幅Ｗが2.2倍になると導体損は１／2.2とな
る。 From this figure, we can see that the GaAs
To form strip lines on the substrate,
It turns out that setting W/H=0.8 is sufficient. Also, assuming that the thickness of the substrate is constant and the dielectric material is changed from GaAs to SiO 2 , from the same diagram, in order to maintain the impedance at 50 [Ω], W/
It is known that H must be 2.2.
In other words, the width W may be increased by 2.2 times. In general, conductor loss can be considered to be roughly inversely proportional to the cross-sectional area of the strip line, so when the width W increases by 2.2 times as described above, the conductor loss becomes 1/2.2.
第１図乃至第８図は本発明一実施例を製造する
場合について解説する為の工程要所に於ける装置
の要部切断側面図をそれぞれ表している。以下、
これ等の図を参照しつつ説明する。
FIGS. 1 to 8 are cross-sectional side views of essential parts of an apparatus at key points in the process for explaining the manufacturing of an embodiment of the present invention. below,
This will be explained with reference to these figures.
第１図参照
(a) ウエハ１は、半絶縁性GaAsを基板として半
導体素子が作り込まれ、表面の電極やストリツ
プ・ラインも作成済みのものであつて、その厚
みＨは400〔μｍ〕程度である。Refer to Figure 1 (a) The wafer 1 is a semi-insulating GaAs substrate on which semiconductor elements are fabricated, electrodes and strip lines on the surface have already been formed, and the thickness H is approximately 400 [μm]. It is.
第２図参照
(b) ウエハ１の表面をガラス板２と対向させ、ワ
ツクスを用いて貼付する。Refer to FIG. 2(b) Place the surface of the wafer 1 facing the glass plate 2 and attach it using wax.
第３図参照
(c) ラツピング法を適用することに依り、ウエハ
１の裏面を研磨し、厚みＨを減少させ、約25
〔μｍ〕程度にする。See Figure 3 (c) By applying the wrapping method, the back surface of the wafer 1 is polished and the thickness H is reduced to about 25
Make it about [μm].
第４図参照
(d) 図示されている装置は第３図に於いて破線の
楕円で囲まれた部分を拡大して表したものであ
り、３はストリツプ・ライン・パターン、４は
ワツクスをそれぞれ示している。Refer to Figure 4 (d) The illustrated device is an enlarged view of the part surrounded by the broken ellipse in Figure 3, where 3 represents the strip line pattern and 4 represents the wax pattern. It shows.
ウエハ１の裏面に開口５Ａを有するフオト・
レジスト膜５を形成する。 A photoconductor having an opening 5A on the back surface of the wafer 1
A resist film 5 is formed.
フオト・レジスト膜５はストリツプ・ライン
を構成する誘電体であるGaAsをエツチングし
て除去する為のマスクとなる。 The photoresist film 5 serves as a mask for etching and removing the dielectric GaAs constituting the strip line.
第５図参照
(e) 化学エツチング法を適用することに依り、フ
オト・レジスト膜５をマスクとしてウエハ１の
エツチングを行い、ストリツプ・ライン・パタ
ーン３の下地であるGaAsを除去する。Refer to FIG. 5(e) By applying a chemical etching method, the wafer 1 is etched using the photoresist film 5 as a mask, and the GaAs underlying the strip line pattern 3 is removed.
第６図参照
(f) 化学気相堆積（chemical vapour
deposition：CVD）法を適用することに依り、
二酸化シリコン膜６を厚さ25〔μｍ〕程度に形
成する。See Figure 6 (f) Chemical vapor deposition
By applying the deposition (CVD) method,
A silicon dioxide film 6 is formed to a thickness of about 25 [μm].
第７図参照
（ｇ） ラツピング法を適用することに依り、ウ
エハ１上に在る二酸化シリコン膜６を研磨して
除去し、ウエハ１の裏面が現れた段階で停止す
る。Refer to FIG. 7(g) By applying the wrapping method, the silicon dioxide film 6 on the wafer 1 is polished and removed, and the polishing is stopped when the back surface of the wafer 1 is exposed.
第８図参照
（ｈ） 蒸着法或いはスパツタリング法を適用す
ることに依り、厚さ1000〔Å〕のチタンTi膜
７、厚さ2000〔Å〕の白金（Pt）膜８、厚さ
3000〔Å〕の金（Au）膜９を形成する。Refer to Figure 8 (h) By applying the vapor deposition method or the sputtering method, a titanium film 7 with a thickness of 1000 [Å], a platinum (Pt) film 8 with a thickness of 2000 [Å], and a thickness of
A gold (Au) film 9 with a thickness of 3000 [Å] is formed.
（ｉ） 鍍金法を適用することに依り、PHS
（plated heat sink）となるべき厚さ25〜50〔μ
ｍ〕のAu膜１０を形成する。前記のようにし
て得られた装置では、ストリツプ・ラインを構
成する誘電体に二酸化シリコン膜６を用いてあ
り、その誘電率は約４程度であるからGaAsの
それが12.5であるのと比較すると大幅な低下で
あり、その結果、ストリツプ・ライン・パター
ン３の幅Ｗを大にすることが可能となり、導体
損は低下する。(i) By applying the plating method, PHS
(plated heat sink) should have a thickness of 25 to 50 [μ
m] Au film 10 is formed. In the device obtained as described above, a silicon dioxide film 6 is used as the dielectric material constituting the strip line, and its dielectric constant is about 4, compared to 12.5 for GaAs. This is a significant reduction, and as a result, it becomes possible to increase the width W of the strip line pattern 3, and the conductor loss decreases.
第９図は本発明の一実施例である超高周波集積
回路装置の要部平面図を表し、第１図乃至第８図
に関して説明した部分と同部分は同記号で指示し
てある。 FIG. 9 shows a plan view of essential parts of an ultra-high frequency integrated circuit device which is an embodiment of the present invention, and the same parts as those explained with reference to FIGS. 1 to 8 are indicated by the same symbols.
図に於いて、１１はストリツプ・ラインの入力
端、１２はマイクロ・ストリツプ・ラインの出力
端、１３はバイアス用ボンデイング・パツド、１
４はバイア・ホール、１５は裏面からGaAsを除
去する部分、Ｑは電界効果トランジスタをそれぞ
れ示している。 In the figure, 11 is the input end of the strip line, 12 is the output end of the micro strip line, 13 is the bias bonding pad, 1
4 represents a via hole, 15 represents a portion where GaAs is removed from the back surface, and Q represents a field effect transistor.
図示例に於いて、GaAsを除去する部分１５は
一部のみを例示している。 In the illustrated example, only a part of the portion 15 from which GaAs is removed is illustrated.
第１０図は本発明に於ける他の実施例の要部切
断側面図であり、第１図乃至第９図に関して説明
した部分と同部分は同記号で指示してある。 FIG. 10 is a cross-sectional side view of main parts of another embodiment of the present invention, and the same parts as those described with reference to FIGS. 1 to 9 are indicated by the same symbols.
本実施例が、第１図乃至第９図に関して説明し
た実施例と相違している点は、ストリツプ・ライ
ン・パターン３が5000〔Å〕程度の二酸化シリコ
ン膜１６上に形成されていて、既出の実施例で二
酸化シリコン膜６が存在していた部分は中空部分
１７になつていて、ストリツプ・ラインを構成す
る誘電体としては空気を用いていることである。 This embodiment is different from the embodiments described with reference to FIGS. 1 to 9 in that the strip line pattern 3 is formed on a silicon dioxide film 16 of about 5000 Å, and The portion where the silicon dioxide film 6 was present in the embodiment is now a hollow portion 17, and air is used as the dielectric material constituting the strip line.
この実施例を製造するには、半絶縁性GaAsを
基板として半導体素子や配線等が作り込まれたウ
エハ１の表面に二酸化シリコン膜１６を形成し、
その上にストリツプ・ライン・パターン３を形成
し、その後、第１図乃至第５図に関して説明した
工程と同様の経過を辿り、第６図に関して説明し
た二酸化シリコン膜６の形成の代わりにフオト・
レジストを中空部分１７内にのみ密実に塗布し、
その後、第８図に関して説明した工程と同様の経
過を辿り、最終段階で中空部分１７内のフオト・
レジストをウエハ１の側方から溶出させて完成す
る。 To manufacture this embodiment, a silicon dioxide film 16 is formed on the surface of a wafer 1 on which semiconductor elements, wiring, etc. are formed using semi-insulating GaAs as a substrate.
A strip line pattern 3 is formed thereon, and then the same steps as described in connection with FIGS.
Applying the resist densely only within the hollow portion 17,
Thereafter, the process similar to that described in connection with FIG.
The resist is eluted from the sides of the wafer 1 to complete the process.
本発明の超高周波集積回路装置に於いては、半
導体素子が作り込まれる基板と、該基板の誘電率
より低いそれを有し且つ該基板面内に選択的に形
成された誘電体領域と、該誘電体領域上に形成さ
れたストリツプ・ラインのパターンとを備えてな
る構成を採つている。
In the ultra-high frequency integrated circuit device of the present invention, a substrate on which a semiconductor element is formed, a dielectric region having a dielectric constant lower than that of the substrate and selectively formed within the plane of the substrate; A strip line pattern is formed on the dielectric region.
従つて、本発明の超高周波集積回路装置のスト
リツプ・ラインに於ける誘電体の誘電率は、基板
をストリツプ・ラインの誘電体とする従来の装置
に比較して、低くすることが可能である。 Therefore, the dielectric constant of the dielectric material in the strip line of the ultra-high frequency integrated circuit device of the present invention can be lowered compared to conventional devices in which the substrate is the dielectric material of the strip line. .
その結果、基板の熱放散を良好にする為に該基
板を薄くしても、ストリツプ・ライン・パターン
の幅を大きくすることが可能となり、むしろ、そ
のようにすることは、ストリツプ・ラインに於け
る所要のインピーダンスを維持する上から当然に
要求されるところであり、必然的に導体損は低減
される。 As a result, it is possible to increase the width of the stripline pattern while thinning the substrate to improve its heat dissipation; This is naturally required in order to maintain the required impedance, and the conductor loss is necessarily reduced.
第１図乃至第８図は本発明一実施例を製造する
場合を解説する為の工程要所に於ける装置の要部
切断側面図、第９図は本発明一実施例の要部平面
図、第１０図は本発明に於ける他の実施例の要部
切断側面図、第１１図はストリツプ・ラインのイ
ンピーダンスに関する線図をそれぞれ表してい
る。
図に於いて、１はウエハ、２はガラス板、３は
ストリツプ・ライン・パターン、４はワツクス、
５はフオト・レジスト膜、５Ａは開口、６は二酸
化シリコン膜、７はチタン膜、８は白金膜、９は
金膜、１０は鍍金された金膜、１１はマイクロ・
ストリツプ・ラインの入力端、１２はマイクロ・
ストリツプ・ラインの出力端、１３はバイアス用
ボンデイング・パツド、１４はバイア・ホール、
１５はGaAsを除去する部分、１６は二酸化シリ
コン膜、１７は中空部分、Ｑは電界効果トランジ
スタをそれぞれ示している。
Figures 1 to 8 are cutaway side views of the main parts of the apparatus at key points in the process to explain the case of manufacturing an embodiment of the present invention, and Figure 9 is a plan view of the main parts of the embodiment of the present invention. , FIG. 10 is a cutaway side view of a main part of another embodiment of the present invention, and FIG. 11 is a diagram showing the impedance of the strip line. In the figure, 1 is a wafer, 2 is a glass plate, 3 is a strip line pattern, 4 is wax,
5 is a photoresist film, 5A is an opening, 6 is a silicon dioxide film, 7 is a titanium film, 8 is a platinum film, 9 is a gold film, 10 is a plated gold film, 11 is a micro-
The input end of the strip line, 12 is the micro
The output end of the strip line, 13 is a bias bonding pad, 14 is a via hole,
15 is a portion from which GaAs is removed, 16 is a silicon dioxide film, 17 is a hollow portion, and Q is a field effect transistor.
Claims (1)
誘電率より低いそれを有し且つ該基板面内に選択
的に形成された誘電体領域と、該誘電体領域上に
形成されたストリツプ・ラインのパターンとを備
えてなることを特徴とする超高周波集積回路装
置。1. A substrate on which a semiconductor element is fabricated, a dielectric region having a dielectric constant lower than that of the substrate and selectively formed within the surface of the substrate, and a strip line formed on the dielectric region. An ultra-high frequency integrated circuit device comprising a pattern of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175861A JPS6154674A (en) | 1984-08-25 | 1984-08-25 | Super-high frequency integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175861A JPS6154674A (en) | 1984-08-25 | 1984-08-25 | Super-high frequency integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154674A JPS6154674A (en) | 1986-03-18 |
| JPH0443416B2 true JPH0443416B2 (en) | 1992-07-16 |
Family
ID=16003479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175861A Granted JPS6154674A (en) | 1984-08-25 | 1984-08-25 | Super-high frequency integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154674A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4937660A (en) * | 1988-12-21 | 1990-06-26 | At&T Bell Laboratories | Silicon-based mounting structure for semiconductor optical devices |
| JP2500235B2 (en) * | 1991-02-07 | 1996-05-29 | 富士通株式会社 | Thin film circuit board and manufacturing method thereof |
| FR3046874B1 (en) * | 2016-01-15 | 2018-04-13 | Soitec | METHOD FOR MANUFACTURING SEMICONDUCTOR STRUCTURES INCLUDING A HIGH RESISTIVITY LAYER, AND RELATED SEMICONDUCTOR STRUCTURES |
-
1984
- 1984-08-25 JP JP59175861A patent/JPS6154674A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6154674A (en) | 1986-03-18 |
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