JPH0443416B2 - - Google Patents
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- JPH0443416B2 JPH0443416B2 JP59175861A JP17586184A JPH0443416B2 JP H0443416 B2 JPH0443416 B2 JP H0443416B2 JP 59175861 A JP59175861 A JP 59175861A JP 17586184 A JP17586184 A JP 17586184A JP H0443416 B2 JPH0443416 B2 JP H0443416B2
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- JP
- Japan
- Prior art keywords
- strip line
- substrate
- dielectric
- thickness
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
- Waveguides (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、表面にストリツプ・ラインを有する
超高周波集積回路装置（microwave monolithic
integrated circuit：MMIC）の改良に関する。
超高周波集積回路装置（microwave monolithic
integrated circuit：MMIC）の改良に関する。
一般に、電子回路では、取り扱う周波数が高く
なるにつれてインピーダンス整合を行うのに種々
の困難を生じている。
なるにつれてインピーダンス整合を行うのに種々
の困難を生じている。
そこで、デイスクリートGaAs電界効果トラン
ジスタでは、それ自体に整合回路を有する
MMIC化の方向に向かつている。
ジスタでは、それ自体に整合回路を有する
MMIC化の方向に向かつている。
MMICの場合、多くのストリツプ・ラインを
有している。
有している。
このようなストリツプ・ラインに於けるインピ
ーダンスを50〔Ω〕に保つ為には、誘電体として
半絶縁性GaAsを用い、誘電体の厚みをＨ、そし
て、ストリツプ・ライン・パターンの幅をＷとす
ると、 Ｗ／Ｈ≒0.8 (1) とする必要がある。
ーダンスを50〔Ω〕に保つ為には、誘電体として
半絶縁性GaAsを用い、誘電体の厚みをＨ、そし
て、ストリツプ・ライン・パターンの幅をＷとす
ると、 Ｗ／Ｈ≒0.8 (1) とする必要がある。
また、前記のようなこととは別に、パワー電界
効果トランジスタでは、熱放散を良好にする為、
半絶縁性GaAs基板の厚みを20〔μｍ〕程度に薄
くする必要がある。
効果トランジスタでは、熱放散を良好にする為、
半絶縁性GaAs基板の厚みを20〔μｍ〕程度に薄
くする必要がある。
前記したMMICに於いて、ストリツプ・ライ
ンに於ける誘電体である半絶縁性GaAs基板を薄
くすることに依り熱放散を良好にしようとする
と、式(1)の関係から判るように、ストリツプ・ラ
イン・パターンの幅も狭くしなければならない。
ンに於ける誘電体である半絶縁性GaAs基板を薄
くすることに依り熱放散を良好にしようとする
と、式(1)の関係から判るように、ストリツプ・ラ
イン・パターンの幅も狭くしなければならない。
即ち、半絶縁性GaAs基板の厚みを前記したよ
うに20〔μｍ〕にすると、ストリツプ・ライン・
パターンの幅は25〔μｍ〕にする必要がある。
うに20〔μｍ〕にすると、ストリツプ・ライン・
パターンの幅は25〔μｍ〕にする必要がある。
然しながら、ストリツプ・ライン・パターンの
幅を狭くすることは、導体損が増加することに結
び付くので好ましくない。
幅を狭くすることは、導体損が増加することに結
び付くので好ましくない。
本発明は、ストリツプ・ラインの誘電体である
基板を薄くして熱放散を良好にしても、ストリツ
プ・ライン・パターンの幅を広くすることができ
るようにする。
基板を薄くして熱放散を良好にしても、ストリツ
プ・ライン・パターンの幅を広くすることができ
るようにする。
本発明の超高周波集積回路装置では、半導体素
子が作り込まれる基板と、該基板の誘電率より低
いそれを有し且つ該基板面内に選択的に形成され
た誘電体領域と、該誘電体領域上に形成されたス
トリツプ・ラインのパターンとを備えてなる構成
を採つている。
子が作り込まれる基板と、該基板の誘電率より低
いそれを有し且つ該基板面内に選択的に形成され
た誘電体領域と、該誘電体領域上に形成されたス
トリツプ・ラインのパターンとを備えてなる構成
を採つている。
一般に、ストリツプ・ラインを構成する誘電体
の誘電率が大になると前記説明した式(1)で得られ
る比は小さくなる方向に向かう。
の誘電率が大になると前記説明した式(1)で得られ
る比は小さくなる方向に向かう。
従つて、用いた誘電体の誘電率が大である場合
に前記式(1)を成立させる為には、誘電体の厚みＨ
を大に、そして、ストリツプ・ライン・パターン
の幅Ｗを小にする方向で調整することが必要とな
る。また、逆に、用いた誘電体の誘電率が小であ
る場合に前記式(1)を成立させる為には、誘電体の
厚みＨを小に、そして、ストリツプ・ライン・パ
ターンの幅Ｗを大にする方向で調整することが必
要となる。
に前記式(1)を成立させる為には、誘電体の厚みＨ
を大に、そして、ストリツプ・ライン・パターン
の幅Ｗを小にする方向で調整することが必要とな
る。また、逆に、用いた誘電体の誘電率が小であ
る場合に前記式(1)を成立させる為には、誘電体の
厚みＨを小に、そして、ストリツプ・ライン・パ
ターンの幅Ｗを大にする方向で調整することが必
要となる。
通常、半絶縁性GaAs、セラミツク（アルミ
ナ）、サフアイア等の誘電率９〜13程度であり、
このような誘電率を有する材料を用いた場合、前
記式(1)に於けるＷ／Ｈなる比を略１にする必要が
あり、前記したように、誘電体、即ち、基板の厚
みＨを大にしたり、ストリツプ・ライン・パター
ンの幅Ｗを小さくする必要があり、これ等は、熱
放散を悪くし、また、導体損を増大する等、装置
の特性を悪化させる原因になることは前記した通
りである。
ナ）、サフアイア等の誘電率９〜13程度であり、
このような誘電率を有する材料を用いた場合、前
記式(1)に於けるＷ／Ｈなる比を略１にする必要が
あり、前記したように、誘電体、即ち、基板の厚
みＨを大にしたり、ストリツプ・ライン・パター
ンの幅Ｗを小さくする必要があり、これ等は、熱
放散を悪くし、また、導体損を増大する等、装置
の特性を悪化させる原因になることは前記した通
りである。
然しながら、前記本発明の構成を採つた場合、
例えば、二酸化シリコン（SiO2）の誘電率は約
４程度であり、また、空気のそれは１であるか
ら、そのような誘電体を用いた場合、前記式(1)を
満足させるには、誘電体、即ち、基板の厚みＨを
小にし、ストリツプ・ライン・パターンの幅Ｗを
大にすることができ、これ等が、装置の特性を向
上させるであろうことは云うまでもない。
例えば、二酸化シリコン（SiO2）の誘電率は約
４程度であり、また、空気のそれは１であるか
ら、そのような誘電体を用いた場合、前記式(1)を
満足させるには、誘電体、即ち、基板の厚みＨを
小にし、ストリツプ・ライン・パターンの幅Ｗを
大にすることができ、これ等が、装置の特性を向
上させるであろうことは云うまでもない。
ストリツプ・ラインのインピーダンスは
Schneiderに依つて詳しく計算されていて、それ
等の計算結果を線図にすると第１１図に見られる
通りである。
Schneiderに依つて詳しく計算されていて、それ
等の計算結果を線図にすると第１１図に見られる
通りである。
第１１図では、横軸にＷ／Ｈを、縦軸にインピ
ーダンスＺをそれぞれ採つてあり、パラメータは
各誘電体の誘電率としている。
ーダンスＺをそれぞれ採つてあり、パラメータは
各誘電体の誘電率としている。
この図から、Ｚ＝50〔Ω〕となるようにGaAs
基板上にストリツプ・ラインを形成する為には、
Ｗ／Ｈ＝0.8にすれば良いことが判る。また、基
板の厚みを一定とし、誘電体をGaAsからSiO2に
変更したとすると、同じく図示されたところか
ら、インピーダンスを50〔Ω〕に保つ為にはＷ／
Ｈを2.2にしなければならないことが知得される。
即ち、幅Ｗを2.2倍にしてもよいことになる。一
般に、導体損は大略ストリツプ・ラインの断面積
に反比例すると見做すことができるから、前記の
ように幅Ｗが2.2倍になると導体損は１／2.2とな
る。
基板上にストリツプ・ラインを形成する為には、
Ｗ／Ｈ＝0.8にすれば良いことが判る。また、基
板の厚みを一定とし、誘電体をGaAsからSiO2に
変更したとすると、同じく図示されたところか
ら、インピーダンスを50〔Ω〕に保つ為にはＷ／
Ｈを2.2にしなければならないことが知得される。
即ち、幅Ｗを2.2倍にしてもよいことになる。一
般に、導体損は大略ストリツプ・ラインの断面積
に反比例すると見做すことができるから、前記の
ように幅Ｗが2.2倍になると導体損は１／2.2とな
る。
第１図乃至第８図は本発明一実施例を製造する
場合について解説する為の工程要所に於ける装置
の要部切断側面図をそれぞれ表している。以下、
これ等の図を参照しつつ説明する。
場合について解説する為の工程要所に於ける装置
の要部切断側面図をそれぞれ表している。以下、
これ等の図を参照しつつ説明する。
第１図参照
(a) ウエハ１は、半絶縁性GaAsを基板として半
導体素子が作り込まれ、表面の電極やストリツ
プ・ラインも作成済みのものであつて、その厚
みＨは400〔μｍ〕程度である。
導体素子が作り込まれ、表面の電極やストリツ
プ・ラインも作成済みのものであつて、その厚
みＨは400〔μｍ〕程度である。
第２図参照
(b) ウエハ１の表面をガラス板２と対向させ、ワ
ツクスを用いて貼付する。
ツクスを用いて貼付する。
第３図参照
(c) ラツピング法を適用することに依り、ウエハ
１の裏面を研磨し、厚みＨを減少させ、約25
〔μｍ〕程度にする。
１の裏面を研磨し、厚みＨを減少させ、約25
〔μｍ〕程度にする。
第４図参照
(d) 図示されている装置は第３図に於いて破線の
楕円で囲まれた部分を拡大して表したものであ
り、３はストリツプ・ライン・パターン、４は
ワツクスをそれぞれ示している。
楕円で囲まれた部分を拡大して表したものであ
り、３はストリツプ・ライン・パターン、４は
ワツクスをそれぞれ示している。
ウエハ１の裏面に開口５Ａを有するフオト・
レジスト膜５を形成する。
レジスト膜５を形成する。
フオト・レジスト膜５はストリツプ・ライン
を構成する誘電体であるGaAsをエツチングし
て除去する為のマスクとなる。
を構成する誘電体であるGaAsをエツチングし
て除去する為のマスクとなる。
第５図参照
(e) 化学エツチング法を適用することに依り、フ
オト・レジスト膜５をマスクとしてウエハ１の
エツチングを行い、ストリツプ・ライン・パタ
ーン３の下地であるGaAsを除去する。
オト・レジスト膜５をマスクとしてウエハ１の
エツチングを行い、ストリツプ・ライン・パタ
ーン３の下地であるGaAsを除去する。
第６図参照
(f) 化学気相堆積（chemical vapour
deposition：CVD）法を適用することに依り、
二酸化シリコン膜６を厚さ25〔μｍ〕程度に形
成する。
deposition：CVD）法を適用することに依り、
二酸化シリコン膜６を厚さ25〔μｍ〕程度に形
成する。
第７図参照
（ｇ） ラツピング法を適用することに依り、ウ
エハ１上に在る二酸化シリコン膜６を研磨して
除去し、ウエハ１の裏面が現れた段階で停止す
る。
エハ１上に在る二酸化シリコン膜６を研磨して
除去し、ウエハ１の裏面が現れた段階で停止す
る。
第８図参照
（ｈ） 蒸着法或いはスパツタリング法を適用す
ることに依り、厚さ1000〔Å〕のチタンTi膜
７、厚さ2000〔Å〕の白金（Pt）膜８、厚さ
3000〔Å〕の金（Au）膜９を形成する。
ることに依り、厚さ1000〔Å〕のチタンTi膜
７、厚さ2000〔Å〕の白金（Pt）膜８、厚さ
3000〔Å〕の金（Au）膜９を形成する。
（ｉ） 鍍金法を適用することに依り、PHS
（plated heat sink）となるべき厚さ25〜50〔μ
ｍ〕のAu膜１０を形成する。前記のようにし
て得られた装置では、ストリツプ・ラインを構
成する誘電体に二酸化シリコン膜６を用いてあ
り、その誘電率は約４程度であるからGaAsの
それが12.5であるのと比較すると大幅な低下で
あり、その結果、ストリツプ・ライン・パター
ン３の幅Ｗを大にすることが可能となり、導体
損は低下する。
（plated heat sink）となるべき厚さ25〜50〔μ
ｍ〕のAu膜１０を形成する。前記のようにし
て得られた装置では、ストリツプ・ラインを構
成する誘電体に二酸化シリコン膜６を用いてあ
り、その誘電率は約４程度であるからGaAsの
それが12.5であるのと比較すると大幅な低下で
あり、その結果、ストリツプ・ライン・パター
ン３の幅Ｗを大にすることが可能となり、導体
損は低下する。
第９図は本発明の一実施例である超高周波集積
回路装置の要部平面図を表し、第１図乃至第８図
に関して説明した部分と同部分は同記号で指示し
てある。
回路装置の要部平面図を表し、第１図乃至第８図
に関して説明した部分と同部分は同記号で指示し
てある。
図に於いて、１１はストリツプ・ラインの入力
端、１２はマイクロ・ストリツプ・ラインの出力
端、１３はバイアス用ボンデイング・パツド、１
４はバイア・ホール、１５は裏面からGaAsを除
去する部分、Ｑは電界効果トランジスタをそれぞ
れ示している。
端、１２はマイクロ・ストリツプ・ラインの出力
端、１３はバイアス用ボンデイング・パツド、１
４はバイア・ホール、１５は裏面からGaAsを除
去する部分、Ｑは電界効果トランジスタをそれぞ
れ示している。
図示例に於いて、GaAsを除去する部分１５は
一部のみを例示している。
一部のみを例示している。
第１０図は本発明に於ける他の実施例の要部切
断側面図であり、第１図乃至第９図に関して説明
した部分と同部分は同記号で指示してある。
断側面図であり、第１図乃至第９図に関して説明
した部分と同部分は同記号で指示してある。
本実施例が、第１図乃至第９図に関して説明し
た実施例と相違している点は、ストリツプ・ライ
ン・パターン３が5000〔Å〕程度の二酸化シリコ
ン膜１６上に形成されていて、既出の実施例で二
酸化シリコン膜６が存在していた部分は中空部分
１７になつていて、ストリツプ・ラインを構成す
る誘電体としては空気を用いていることである。
た実施例と相違している点は、ストリツプ・ライ
ン・パターン３が5000〔Å〕程度の二酸化シリコ
ン膜１６上に形成されていて、既出の実施例で二
酸化シリコン膜６が存在していた部分は中空部分
１７になつていて、ストリツプ・ラインを構成す
る誘電体としては空気を用いていることである。
この実施例を製造するには、半絶縁性GaAsを
基板として半導体素子や配線等が作り込まれたウ
エハ１の表面に二酸化シリコン膜１６を形成し、
その上にストリツプ・ライン・パターン３を形成
し、その後、第１図乃至第５図に関して説明した
工程と同様の経過を辿り、第６図に関して説明し
た二酸化シリコン膜６の形成の代わりにフオト・
レジストを中空部分１７内にのみ密実に塗布し、
その後、第８図に関して説明した工程と同様の経
過を辿り、最終段階で中空部分１７内のフオト・
レジストをウエハ１の側方から溶出させて完成す
る。
基板として半導体素子や配線等が作り込まれたウ
エハ１の表面に二酸化シリコン膜１６を形成し、
その上にストリツプ・ライン・パターン３を形成
し、その後、第１図乃至第５図に関して説明した
工程と同様の経過を辿り、第６図に関して説明し
た二酸化シリコン膜６の形成の代わりにフオト・
レジストを中空部分１７内にのみ密実に塗布し、
その後、第８図に関して説明した工程と同様の経
過を辿り、最終段階で中空部分１７内のフオト・
レジストをウエハ１の側方から溶出させて完成す
る。
本発明の超高周波集積回路装置に於いては、半
導体素子が作り込まれる基板と、該基板の誘電率
より低いそれを有し且つ該基板面内に選択的に形
成された誘電体領域と、該誘電体領域上に形成さ
れたストリツプ・ラインのパターンとを備えてな
る構成を採つている。
導体素子が作り込まれる基板と、該基板の誘電率
より低いそれを有し且つ該基板面内に選択的に形
成された誘電体領域と、該誘電体領域上に形成さ
れたストリツプ・ラインのパターンとを備えてな
る構成を採つている。
従つて、本発明の超高周波集積回路装置のスト
リツプ・ラインに於ける誘電体の誘電率は、基板
をストリツプ・ラインの誘電体とする従来の装置
に比較して、低くすることが可能である。
リツプ・ラインに於ける誘電体の誘電率は、基板
をストリツプ・ラインの誘電体とする従来の装置
に比較して、低くすることが可能である。
その結果、基板の熱放散を良好にする為に該基
板を薄くしても、ストリツプ・ライン・パターン
の幅を大きくすることが可能となり、むしろ、そ
のようにすることは、ストリツプ・ラインに於け
る所要のインピーダンスを維持する上から当然に
要求されるところであり、必然的に導体損は低減
される。
板を薄くしても、ストリツプ・ライン・パターン
の幅を大きくすることが可能となり、むしろ、そ
のようにすることは、ストリツプ・ラインに於け
る所要のインピーダンスを維持する上から当然に
要求されるところであり、必然的に導体損は低減
される。
第１図乃至第８図は本発明一実施例を製造する
場合を解説する為の工程要所に於ける装置の要部
切断側面図、第９図は本発明一実施例の要部平面
図、第１０図は本発明に於ける他の実施例の要部
切断側面図、第１１図はストリツプ・ラインのイ
ンピーダンスに関する線図をそれぞれ表してい
る。 図に於いて、１はウエハ、２はガラス板、３は
ストリツプ・ライン・パターン、４はワツクス、
５はフオト・レジスト膜、５Ａは開口、６は二酸
化シリコン膜、７はチタン膜、８は白金膜、９は
金膜、１０は鍍金された金膜、１１はマイクロ・
ストリツプ・ラインの入力端、１２はマイクロ・
ストリツプ・ラインの出力端、１３はバイアス用
ボンデイング・パツド、１４はバイア・ホール、
１５はGaAsを除去する部分、１６は二酸化シリ
コン膜、１７は中空部分、Ｑは電界効果トランジ
スタをそれぞれ示している。
場合を解説する為の工程要所に於ける装置の要部
切断側面図、第９図は本発明一実施例の要部平面
図、第１０図は本発明に於ける他の実施例の要部
切断側面図、第１１図はストリツプ・ラインのイ
ンピーダンスに関する線図をそれぞれ表してい
る。 図に於いて、１はウエハ、２はガラス板、３は
ストリツプ・ライン・パターン、４はワツクス、
５はフオト・レジスト膜、５Ａは開口、６は二酸
化シリコン膜、７はチタン膜、８は白金膜、９は
金膜、１０は鍍金された金膜、１１はマイクロ・
ストリツプ・ラインの入力端、１２はマイクロ・
ストリツプ・ラインの出力端、１３はバイアス用
ボンデイング・パツド、１４はバイア・ホール、
１５はGaAsを除去する部分、１６は二酸化シリ
コン膜、１７は中空部分、Ｑは電界効果トランジ
スタをそれぞれ示している。
Claims (1)
- １ 半導体素子が作り込まれる基板と、該基板の
誘電率より低いそれを有し且つ該基板面内に選択
的に形成された誘電体領域と、該誘電体領域上に
形成されたストリツプ・ラインのパターンとを備
えてなることを特徴とする超高周波集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175861A JPS6154674A (ja) | 1984-08-25 | 1984-08-25 | 超高周波集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175861A JPS6154674A (ja) | 1984-08-25 | 1984-08-25 | 超高周波集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154674A JPS6154674A (ja) | 1986-03-18 |
| JPH0443416B2 true JPH0443416B2 (ja) | 1992-07-16 |
Family
ID=16003479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175861A Granted JPS6154674A (ja) | 1984-08-25 | 1984-08-25 | 超高周波集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154674A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4937660A (en) * | 1988-12-21 | 1990-06-26 | At&T Bell Laboratories | Silicon-based mounting structure for semiconductor optical devices |
| JP2500235B2 (ja) * | 1991-02-07 | 1996-05-29 | 富士通株式会社 | 薄膜回路基板及びその製造方法 |
| FR3046874B1 (fr) * | 2016-01-15 | 2018-04-13 | Soitec | Procede de fabrication de structures semi-conductrices incluant une couche a haute resistivite, et structures semi-conductrices apparentees |
-
1984
- 1984-08-25 JP JP59175861A patent/JPS6154674A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6154674A (ja) | 1986-03-18 |
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