JPH0443453A - プロセッサ間通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一つのプロセッサから一以上のプロセッサへの
データ転送に関する。本発明は、特に、パケット交換機
のような大容量のデータ情報を転送する必要のあるシス
テムに利用するに適する。

本発明は、複数のプロセッサ間であらかじめ定ｔられた
フロトコルにより多重通信を行うプロセッサ間通信方式
において、プロセッサ間をマ）　ＩＪクススイッチで接
続することにより、転送距離の制限を受けることなく大
量のデータ転送を可能とするものである。

〔従来の技術〕

プロセッサ間で通信を行う方式としては、従来はバス形
式のものが一般的に利用されている。第５図に従来のバ
ス形式のプロセッサ間通信方式のブロック構成図を示し
、第６図にその動作シーケンスを示す。

プロセッサ１１−１〜１１−ｎは、それぞれが制御線を
介してバスアービタ回路１２に接続されると共に、互い
にアドレス・データ線１３を介して接続される。

プロセッサ１１−１〜１１−ｎはそれぞれ、通信したい
ときには制御線を介してバスアービタ回路１２に送信要
求ＲＥＱを送出する。バスアービタ回路１２は、複数の
プロセッサからの送信要求の競合整理を行い、バス使用
権の割り当て制御を行い、この制御で選択したプロセッ
サ１１−１に制御線を介して送信受付ＡＣＫを返送する
。バス使用権を割り当てられたプロセッサ１１−１は、
アドレス・データ線１３に、相手プロセッサ番号および
転送情報を送出する。

プロセッサ１１−１〜１１−ｎはまた、それぞれ、プロ
セッサ番号が一致したときにその情報を取り込む。

受信側のプロセッサ１１−Ｊは、受信情報が正常な場合
には正常受信ステータス、受信情報が誤っていた場合に
は異常受信ステータスを送信側プロセッサ１１−１に返
送する。送信側プロセッサ１１−１は、異常受信ステー
タスが戻った場合には再処理を行い、正常受信ステータ
スが戻った場合には通信要求ＲＩＥＱを解放する。

〔発明が解決しようとする課題〕

しかし、バス形式のプロセッサ間通信方式では、バスの
転送能力が〔クロック周波数］Ｘ’Ｃビット幅〕で決ま
り、クロック周波数を高くすると転送距離が制限される
欠点がある。ＴＴＬを用いた実用システムでは、クロッ
ク周波数は最高でＩＯＭ）ｌｚ程度であり、この場合は
バスの線長が数１０ｃｍ以内に制限される。したが、っ
て、ビット幅を６４ビツトとした場合の転送能力の限界
は６４０Ｍｂ／ｓ程度であり、線長制限の点から、−船
釣には同一ユニット内のプロセッサ間通信に限定される
。

プロセッサ間の転送距離を数十ｍ程度に延長する場合に
は、クロック周波数が数ＭＨｚ以下に制限されると共に
、接続ケーブルの本数が多くなるなどのハード規模の点
から、ビット幅が１６〜３２ビット程度に制限される。

このため、バスの転送能力は百数十Ｍｂ／ｓ程度、例え
ば４〜５Ｍ）＋２　Ｘ３２ビツトに制限される。

また、バスドライバの電流駆動能力の点から、１本のバ
スに接続可能なプロセッサ等の素子数も２０程度に制限
され、接続するプロセッサ数を多くし−たい場合には、
基本バスを転送能力の低い支線バスに分岐する必要があ
った。

このように、バス形式のプロセッサ間通信方式では、少
数のプロセッサ間の情報転送を行う場合や情報転送量の
少ないプロセッサを結合する場合など、全体としてのス
ルーブツトが小規模な領域でのプロセッサ間結合方式と
しては有効であったが、近年のプロセッサ処理能力の増
大に伴い、転送能力が不足するという問題が生じてきた
。

例えば、データ通信の分野におけるパケット交換機では
、従来はプロセッサの処理能力が低く、数百パケット／
秒以下、平均パケット長が１００バイト程度の処理能力
しかなかった。このため、６４程度のプロセッサを結合
するような場合でも、転送能力が４８Ｍｂ／ｓ　（３Ｍ
Ｈｚ　ｘ１６ビツト）程度ノハスで十分な転送能力があ
った。しかし、平均パケット長が２００〜３００バイト
のパケットを数千パケット７秒以上で処理できるような
高性能のプロセッサを数十台結合して高速のパケット交
換機を構成しようとする場合には、転送距離が数十ｍ程
度、総スループットが数百Ｍｂ／ｓ以上要求され、バス
の転送能力の限界を越えてしまう問題があった。

また、バス形式のプロセッサ間通信のもう一つの問題点
として、バスアクセスのシーケンスでは着信側の着信可
否の判断ができないことがある。

すなわち、着信側プロセッサのプロセッサ間通信用バッ
ファが満杯になっても、バス上で誤りが検出されない限
りは、着信側が無条件で受け付けてしまうため、バッフ
ァが上書きされてしまう欠点があった。

この問題点を解決する方法として、従来は、送信に先立
って送信側プロセッサが着信側プロセッサの空きバッフ
ァの有無をチャネルする、または着信側プロセッサが受
付可否の応答を送信側に返送するなどの方法もある。し
かし、いずれの場合でも、プロセッサ間通信前に送信可
否を判断するソフトウェア処理およびバスアクセスが必
要となる問題があった。

本発明は、以上の課題を解決し、高性能のプロセッサを
多数結合して転送距離の制限を受けることなく大量のデ
ータの転送が可能で、しかもプロセッサ間で着信可否を
判断するバスアクセスソフトウェア処理を必要としない
プロセッサ間通信方式を提供することを目的とする。

〔課題を解決するための手段〕

本発明のプロセッサ間通信方式は、複数のプロセッサが
同期をとりながらあらかじめ定められたプロトコルにし
たがって多重通信を行うプロセッサ間通信方式において
、複数のプロセッサがマトリクススイッチを介して接続
され、このマトリクススイッチと各々のプロセッサとの
間にそれぞれ、そのプロセッサからの情報の送出を検出
するとともにその相手先を検出する情報送出検出手段と
、そのプロセッサが受信待ちでかつマトリクススイッチ
による相手先との接続が切れているときにそのプロセッ
サに同期情報を送出する手段とを備え、情報送出検出手
段の出力にしたがってマトリクススイッチの接続を制御
する共通制御手段を備えたことを特徴とする。

マトリクススイッチと各々のプロセッサとの間にそれぞ
れ、マトリクススイッチを介して送信する情報を一時的
に蓄えるバッファ・手段と、マ）　ＩＪクススイッチを
介して受け取った情報の異常を検出する手段とを備え、
共通制御手段は、異常を検出する手段の出力により、送
信元のプロセッサとマトリクススイッチとの間に設けら
れたバッファ手段から情報を再送させる手段を含むこと
が望ましい。

プロセッサ間の通信に使用するプロトコルとしては、転
送データの送達確認、転送誤り制御、転送データ紛失時
の再送フロー制御その他の機能を含む多重転送を行うも
のを用いることが望ましい。

プロセッサの送受する情報には、プロトコル通信に必要
なフラグ同期情報、相手アドレス情報、制御情報、誤り
制御情報を付加して、フレーム形式で処理することが望
ましい。このとき、情報送出検出手段は、同期フラグを
検出することにより送出フレームを検出する構成である
ことが望ましい。

〔作　用〕

送信側プロセッサは、転送する情報にフラグ同期情報、
相手アドレス情報、制御情報および誤り制御情報を付加
して、フレームに組み立てて送出する。プロセッサから
送出されたフレーム情報については、相手アドレス情報
から転送先を識別して、マトリクススイッチを介して相
手プロセッサに転送する。プロセッサ間通信の全体のス
ルーブツトは、マトリクススイッチを増設していくこと
により大規模化でき、例えば回線速度が６．ｉＭｂ／ｓ
で３２Ｘ３２の単位マトリクススイッチを４個組み合わ
せることにより、６４　Ｘ６４規模で総スルーブツトが
数Ｇｂ／ｓ程度のプロセッサ間通信が実現できる。

しかし、マトリクススイッチを１吏用し、かつ多重転送
を行うと、対向するプロセッサ間のリンクが切断されて
いる時間が生じることになる。特に、転送データの送達
ｒＩｉ認、転送誤り制御、転送データ紛失時の再送フロ
ー制御等を含むプロトコルを用いる場合には、送受信間
のプロセッサで、相手の異常による無応答と正常である
が送受信データが無い場合とを区別するため、後者の場
合には一般に、データを含まないフレームを周期的に送
受信している。

そこで本発明では、マトリクススイッチによる接続が切
れている間は、そのプロセッサに対して独自に１、同期
パターン、すなわちデータを含まないフレームを周期的
に送出する。これにより、データを含まないフレームを
送受する必要がなくなリ、無効なデータの転送が不要に
なる。

また、マトリクススイッチと各々のプロセッサとの間の
状態を共通制御手段で監視できるので、プロセッサによ
る処理を必要とせずに着信可否を行うことができる。こ
のとき着信可否の情報については、マトリクススイッチ
を介して送受信する必要はなく、共通制御手段を介して
再送制御を行うことができる。ただし、プロセッサ間で
も、その通信プロトコルにより再送制御を行うことがで
きる。

データ転送能力を高めるためにスイッチを用いるという
発想は、従来からも無かったわけではない。しかし、従
来は、スイッチの制御をプロセッサのソフトウェアで行
うことが一般的であった。

その場合には、転送情報の送達確認、誤り検査、転送情
報誤り時の再送処理など、情報転送処理に伴う腹鰭な手
順をプロセッサで管理する必要がある。このため、プロ
グラムの複雑化、プロセッサの処理能力の低下をまねく
ことになる。また、プロセッサ間のデータ転送のために
専用の制御インタフェース装置が必要となり、ハードウ
ェア量が大きくなり、コストが高くなる等の問題がある
。

これに対して本発明は、ＬＡＰＤその他の標準のプロト
コルの制御情報をスイッチの開閉制御に応用する。この
とき、汎用のプロトコル処理ＬＳＩを用いて、装置の小
型化および経済化が可能となる。

〔実施例〕

第１図は本発明実施例のプロセッサ間通信方式を示すブ
ロック構成図である。

中央処理部１−１〜１−ｎにはプロトコル処理部２−１
〜２−ｎが個別に接続され、それぞれがひとつのプロセ
ッサを構成する。これらの複数のプロセッサは、プロト
コル処理部２−１〜２−ｎにより、同期をとりながらあ
らかじめ定められたプロトコルにしたがって多重通信を
行う。

ここで本実施例の特徴とするところは、複数のプロセッ
サがマトリクススイッチ４を介して接続され、このマト
リクススイッチ４と各々のプロセッサとの間にそれぞれ
プロセッサ対応部３−１〜３−ｎと、このプロセッサ対
応部３−１〜３−ｎの出力にしたがってマ）　ＩＪクス
スイッチ４の接続を制御する共通制御部５とを備え、プ
ロセッサ対応部３−１〜３−ｎには、プロセッサからの
情報の送出を検出するとともにその相手先を検出する情
報送出検出手段と、プロセッサが受信待ちでかつマトリ
クススイッチ４シこよる相手先との接続が切れていると
きにそのプロセッサに同期情報を送出する手段と、マト
リクススイッチ４を介して送信する情報を一時的に蓄え
るバッファ手段と、マトリクススイッチを介して受け取
った情報の異常を検出する手段とを備え、共通制御部５
には、異常を検出する手段の出力により、送信元のプロ
セッサとマトリクススイッチ４との間に設けられたバッ
ファ手段から情報を再送させる手段を含むことにある。

プロトコル処理部２−１〜２−ｎは、転送データの送達
確認、転送誤り制御、転送データ紛失時の再送その他の
手順制御を多重処理すると共に、送信時には、それぞれ
中央処理部１−１〜ｌ−ｎからの転送情報にフラグ同期
情報、相手アドレス情報、制御情報および誤り制御情報
を付加してフレームに組み立て、これをそれぞれプロセ
ッサ対応部３−１〜３−ｎに送出する。このときプロト
コル処理部２−１〜２−〇は、多重処理を行うことによ
り、同時に一以上のプロセッサとの間で情報の送受信を
行う。

プロセンサ対応部３−１〜３−ｎは、送受信フレームの
フラグ同期をとると共に、対応するプロトコル処理部か
ら送信フレームを受け取ったときには、パケットの送信
開始および終了を検出し、フレームの相手アドレス情報
を解析する。また、プロセッサが受信待ちで、しかも相
手プロセッサから受信データが到来しない間は、対応す
るプロトコル処理部２−１〜２−ｎにフラグ同期パター
ンを送出する。

共通制御部５は、プロセッサ対応部３−１〜３−ｎの検
出した相手アドレス情報に基づいてルーティング制御を
行い、マトリクススイッチ４の接続を設定すると共に、
送信を許容するプロセッサ対応部にフレーム送信指示信
号を返送する。

第２図はフレーム構成を示す。

プロトコル処理部２−１〜２−ｎは、対応する中央処理
部１−１〜ｌ−ｎから供給された転送する情報■にフラ
グ同期情報Ｆ１相手アドレス情報Ａ１制御情報Ｃおよび
誤り制御情報ＦＣ３を付加してフレームを生成して送出
する。また、この形式のフレームを受け取って、その情
報■を対応する中央処理部１−１〜ｌ−ｎに送る。

第３図は動作シーケンスを示す。

通信しようとするプロセッサ（発信側プロセッサ）は、
そのプロセッサに対応して設けられたプロセッサ対応部
（発信側対応部）に、フラグ同期情報Ｆ１相手アドレス
情報Ａ１制御情報Ｃ１転送する情報Ｉおよび誤り制御情
報ＦＣ３を含むフレームを送出する。発信側対応部は、
フラグ同期を検出することによりフレームの送出を確認
し、相手アドレス情報を読み取り、共通制御部に対して
相手アドレスを送出する。このとき、そのフレームを一
時的に蓄えておく。

共通制御部は、複数のプロセッサからの送信要求の競合
整理を行って、逐次、接続処理を行う。

すなわち、共通制御部はスイッチ情報をテーブルの形式
で蓄え、プロセッサからの送信要求が到来するとこのテ
ーブルを検索する。この検索の結果、相手プロセッサが
通信中でなければ、テーブルを書き換えると共に、マト
リクススイッチの設定を行い、該当するプロセッサ対応
部に対してフレーム送出指示信号を返送する。プロセッ
サ対応部は、フレーム送出指示信号を受け取ると、蓄え
ていたフレームを送出する。

着信側対応部は、受信情報が正常な場合には正常受信ス
テータス、受信情報が誤っていた場合、または受信バッ
ファが満杯でフレームを受信できない場合には、異常受
信ステータスを共通制御部を介して送信側対応部に返送
する。発信側対応部は、正常受信ステータスが戻ったと
きには接続要求ＲＥＱを解放し、異常受信ステータスが
戻ったときには再送処理を行う。接続要求ＲＥＱの解放
を発信側対応部から受け取ると、共通制御部はスイッチ
を解放し、スイッチ情報のテーブルを変更する。

第４図はプロセッサ対応部および共通制御部の一例を詳
細に示すブロック構成図である。

プロセッサ対応部３は、フラグ同期部３１．３２．３３
．３８、相手アドレス情報読取部３４、メモリ書込み部
３５、バッファメモリ３６、メモリ読出し部３７および
制御部３９を備える。

フラグ同期部３３は、プロトコル処理部２からのフレー
ムに含まれるフラグ同期情報Ｆを検出してフレームの送
出を確認し、それを制御部３９に通知すると共に、その
フレームを相手アドレス情報読取部３４に供給する。相
手アドレス情報読取部３４は、フレーム中の相手アドレ
ス情報Ａを読み取り、これを制御部３９に送出する。メ
モリ書込み部３５は、フレームをバッファメモリ３６に
書き込む。メモリ読出し部３７は、フレームをバッファ
メモリ３６から読み出し、フラグ同期部３８に送出する
。フラグ同期部３８は、そのフレームをフラグ同期をと
ってマドリスクスイッチ４に送出する。

制御部３９は、フラグ同期部３３からの通知にしたがっ
て共通制御部５に送信要求ＲεＱを送出するとともに、
相手アドレス情報読取部３４から受け取った相手アドレ
ス情報へを共通制御部５に通知し、メモリ書込み部３５
にフレームの一時蓄積を指示する。さらに制御部３９は
、共通制御部５からのフレーム送出指示信号を受け取る
と、メモリ読出し部３７にフレームの読み出しを指示す
る。

フラグ同期部３１は、マトリクススイッチ４からのフレ
ームの到来を同期フラグにより検出し、これをフラグ同
期部３２に転送する。また、フラグ同期部３１は、受信
フレームを一時的に蓄えるとともにその正誤を判断し、
これを制御部３９に通知する。

フラグ同期部３２は、フラグ同期部３１からフレームが
到来したときには、それにフラグ同期情報を付加してプ
ロセッサ処理部２に転送する。また、プロセッサが受信
待ちで相手プロセッサからのフレームが到来しないとき
には、プロトコル処理部２にフラグ同期パターンを送出
する。

共通制御部５は、競合制御部５１、相手アドレスレジス
タ５２、フレーム送出指示部５３、スイッチ開閉部５４
、マイクロプロセッサ５６および共通メモリ５７を備え
、これらがバス５５に接続される。

競合制御部５１は、−以上のプロセッサ対応部からの接
続要求ＲＥＱに対して競合整理を行う。相手アドレスレ
ジスタ５２は、プロセッサ対応部からの相手アドレス情
報を蓄える。フレーム送出指示部５３は、送信要求ＲＥ
Ｑを出したプロセッサ対応部のうち送信を許可するもの
に対して、フレーム送信指示信号を送出する。スイッチ
開閉部５４は、マトリクススイッチ４の接続設定および
解放制御を行う。共通メモリ５７はマトリクススイッチ
４の接続状態を記憶する。マイクロプロセッサ５６は、
これらの動作を制御する。

以上の説明では、プロトコル処理部がプロセッサ内に設
けられた例について説明したが、プロトコル処理部をプ
ロセッサ外に設けても本発明を同様に実施できる。

プロトコル処理部による手順処理については、コンビエ
ータ通信におけるＨＤＬＣ手順、ローカルエリアネット
ワーク　（ＬＡＮ）におけるトークンバス、トークンリ
ングその他の方式や、サービス総合ディジタル網（ＩＳ
ＤＮ）　におけるレイヤ２手順制御の広義のＯＳ　Ｉ　
　（Ｏｐｅｎ　Ｓｙｓｔｅｍ　ｒｎｔｅｒ−ｃｏｎｎｅ
ｃｔｉｏｎ）のデータリンク層の概念に基づいたものな
ど、どのような処理を用いてもよい。

〔発明の効果〕 以上説明したように、本発明のプロセッサ間通信方式は
、高性能のプロセッサを多数結合して、転送距離の制限
を受けることなく大量のデータ転送を行うことができる
。

また、送達確認、転送情報の誤り検査および転送情報誤
りの場合の再送処理をプロセッサ外で実行できるので、
プロセッサ間で通信開始前に着信可否の判断をする必要
がなく、また、情報転送処理に伴う複雑な手順をプロセ
ッサに意識させることもない。したがって、プロセッサ
の処理能力の低下を引き起こすことな（、プロセッサ間
通信を行うことができる。

【図面の簡単な説明】

第１図は本発明実施例プロセッサ間通信方式のブロック
構成図。 第２図はフレーム構成を示す図。 第３図は動作シーケンスを示す図。 第４図はプロセッサ対応部および共通制御部の一例を詳
細に示すブロック構成図。 第５図は従来例バス形式プロセッサ間通信方式のブロッ
ク構成図。 第６図は従来例の動作シーケンスを示す図。 １．１−１〜１−ｎ　・・・中央処理部、２．２−１〜
２−ｎ・・プロトコル処理部、２．３−１〜３−ｎ・・
・プロセッサ対応部、４・・・マトリクススイッチ、５
・・・共通側［Ｂ、１１−１〜１ｌ−ｎ・・・プロセッ
サ、１２・・・バスアービタ回路、１３・・・アドレス
・データ線、３１．３２．３３．３８・・・フラグ同期
部、３４・・・相手アドレス情報読取部、３５・・・メ
モリ書込み部、３６・・・バッファメモリ、３７・・・
メモリ読出し部、３９・・・制御部、５１・・・競合制
御部、５２・・・相手アドレスレジスタ、５３・・・フ
レーム送出指示部、５４・・・スイッチ開閉部、５５・
・・バス、５６・・・マイクロプロセッサ、５７・・・
共通メモリ。 特許出願人　日本電信電話株式会社　−１，。 代理人　弁理士　井　出　直　孝 第 記 フレーム構成 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサが互いに同期をとりながらあらか
   じめ定められたプロトコルにしたがって通信を行うプロ
   セッサ間通信方式において、 前記複数のプロセッサがマトリクススイッチを介して接
   続され、 このマトリクススイッチと各々のプロセッサとの間にそ
   れぞれ、そのプロセッサからの情報の送出を検出すると
   ともにその相手先を検出する情報送出検出手段と、その
   プロセッサが受信待ちでマトリクススイッチによる相手
   先との接続が切れているときにそのプロセッサに同期情
   報を送出する手段とを備え、 前記情報送出検出手段の出力にしたがって前記マトリク
   ススイッチの接続を制御する共通制御手段を備えた ことを特徴とするプロセッサ間通信方式。 ２、マトリクススイッチと各々のプロセッサとの間にそ
   れぞれ、前記マトリクススイッチを介して送信する情報
   を一時的に蓄えるバッファ手段と、前記マトリクススイ
   ッチを介して受け取った情報の異常を検出する手段とを
   備え、 共通制御手段は、前記異常を検出する手段の出力により
   、送信元のプロセッサと前記マトリクススイッチとの間
   に設けられたバッファ手段から情報を再送させる手段を
   含む 請求項１記載のプロセッサ間通信方式。