JPH0443460B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はチヤタリング抑圧回路に関し、特に同
期クロツキングされたデジタル信号を発生するチ
ヤタリング抑圧回路に関する。更に詳しくは、本
発明は、単投スイツチからチヤタリングを抑圧
し、かつ同期クロツキングしたデジタル信号を得
るための改良されたチヤタリング抑圧回路に関す
る。

電気機械式スイツチは、本質的に操作時に“チ
ヤタリング（跳躍）”を起こす。この“チヤタリ
ング”は、スイツチとのインターフエイスである
論理回路に多数のパルスを与えることになるた
め、回路の誤動作を招くことがある。このような
“チヤタリング”の問題を解消するための従来の
ある方法では、アナログタイミングすなわちRC
時定数を用いて、チヤタリング周波数を除去して
いる。もう１つの従来技術は、SRラツチを単極
双投（SPDT）の入力スイツチと組み合せて使用
するものである。後者の方法においては、交差結
合した一対のNANDゲートが、２つの“双投”
操作位置の一方または他方のスイツチ接点に交互
に接続される。当然、このような方法ではSPDT
スイツチを必要とするが、このSPDTスイツチは
単極単投スイツチ（SPST）などの単純なスイツ
チに比べると高価である。

前述のチヤタリング抑圧回路によつて入力信号
から多数のエツジを除去した後であつても、その
信号を受けるデジタル回路では、ほとんどの場
合、その信号を内部クロツクに同期させてから内
部論理信号と組み合せる必要がある。

本発明の目的は、単投入力スイツチと一緒に用
いるための改良されたチヤタリング抑圧回路を提
供することにある。本発明のもう１つの目的は、
集積回路パツケージの一部として実現容易な回路
を使用した前記のごときチヤタリング抑圧回路を
提供することにある。本発明の他の目的は、チヤ
タリング抑圧信号をその後に他の論理信号と一緒
に用いられるように、クロツク信号に同期化させ
るようにした改良されたチヤタリング抑圧回路を
提供することである。本発明のもう１つの目的
は、デジタル回路要素により全体が構成された、
単投スイツチとインターフエイス可能な改良され
たチヤタリング抑圧回路を提供することである。

本発明によれば、単投スイツチ、例えば瞬時接
触型の単投スイツチから、チヤタリングを抑圧
し、同期クロツキングしたデジタル信号を得るた
めの改良されたチヤタリング抑圧回路が提供され
る。２つの論理レベル間で変化する信号がスイツ
チにより与えられ、本チヤタリング抑圧回路に入
力する。この入力信号は、排他的論理和ゲートに
一方の入力として与えられ、このゲートの他方の
入力は、相補出力端子Ｑ，Ｑ〓を持つ出力データ
ラツチのＱ出力端子から帰還される。このデータ
ラツチのＱ〓出力端子は、同ラツチのＤ入力に結
合され、従つて、このデータラツチのクロツク入
力に与えられるクロツク信号により出力端子Ｑ，
Ｑ〓の状態が反転させられる。出力データラツチ
の出力端子Ｑ，Ｑ〓の何れか一方に現れる信号
が、チヤタリング抑圧後の信号として用いられ、
他の回路で利用されるが、何れを選ぶかは必要と
する信号極性による。

前記排他的論理和ゲートの出力が論理１になる
のは、その２つの入力が相違する場合だけであ
る。必要な同期化を行うために、周期T_dbの同期
クロツク信号とその反転信号が供給される。Ｄ型
フリツプフロツプデータラツチ、NANDゲート
およびANDゲートから成る論理が、前記排他的
論理和ゲートの出力および前記同期クロツク信号
と結合され、クロツク信号を発生し、これは前記
出力データラツチのクロツク入力に与えられる。
前記論理の構成は、単投スイツチからの入力信号
電圧の状態が変化して、新しい状態が少なくとも
捕獲時間T_db＋T_aの間持続した場合に限り、出力
データラツチの出力端子に現れる論理レベルが反
転するようになつている。ここで、T_aは前記入
力信号の最初の状態変化から、つぎに同期信号が
発生するまでの時間（可変）である。

排他的論理和ゲートの出力信号、一方の位相の
同期クロツク信号、および後者のデータラツチの
出力信号は、前記NANDゲートの各入力に印加
され、このNANDゲートの出力より前記出力デ
ータラツチにクロツク信号が供給される。さら
に、排他的論理和ゲートの出力および後者データ
ラツチのＱ出力に現れる信号は、前記ANDゲー
トの各入力に印加される。このANDゲートの出
力は、後者データラツチのデータ入力に与えら
れ、また他方の位相の同期クロツク信号は後者デ
ータラツチのクロツク入力に与えられ、かくして
前記捕獲時間間隔を確定するための回路が構成さ
れる。

プリセツト信号が出力データラツチおよび後者
データラツチに与えられ、それらの各出力端子は
すべての入力信号の入力に先立つてプリセツトさ
れる。

前述のような本発明のチヤタリング抑圧回路
は、単投スイツチを用いて信号入力を行い、また
その入力信号から得られたチヤタリング抑圧デジ
タル信号を同期化する必要があるような用途に特
に好適である。

以下、本発明の実施例について詳細に説明す
る。

第１図は車両の主要な電気的機能に関係した本
発明による多重通信システムの構成ブロツク図で
ある。なお、システム内の導線やポートに現れる
信号の名前を、その意味を表す略語によつて表現
する。また、本実施例の論理においては、多くの
場合、信号の“アクテイブ−LOW”状態は、何
等かの結果をもたらすような信号状態である。図
面においては、信号名の上に横棒を引いて“アク
テイブ−LOW”状態を示すが、明細書において
はタイプの関係から、信号名の後に“〓”を付け
て“アクテイブ−LOW”状態を示す。本多重通
信システム１０は、自動車内に設置した中央局に
多重（MUX）コンピユータ１２を設けている。
この多重コンピユータ１２は、自動車のあちこち
に設けられている１つ、または複数の遠隔多重コ
ントローラ（Remux）１４を制御し、また、そ
れらと信号をやりとりする。多重コンピユータ１
２と遠隔多重コントローラ１４との間の通信は、
４本の導線からなるバス１５を介して行われる。
このバス１５の１本目の導線１６は双方向の直列
時分割多重データ伝達用のものであり、もう１本
の導線１７は直列多重クロツク（MUXCLX）を
伝達するものであり、３本目の導線１８は＋5V
の直流電源電圧を多重コンピユータ１２および遠
隔多重コントローラ１４に供給するためのもので
あり、最後の導線１９は本システム１０の信号の
接地（GLD）用である。この5V電源電圧と接地
電位は5Vのレギユレータ２０を介して、自動車
の普通の12Vバツテリー（図示せず）より供給さ
れる。

多重コンピユータ１２と遠隔多重コントローラ
１４との間の多重通信バス１５は、用途によつて
は開路状態（ループでない）とし、その一端に多
重コンピユータ１２を配置し、途中に遠隔多重コ
ントローラ１４を“Ｔ”接続してもよいが、本発
明の一実施態様においては、バス１５をループと
し、その各端を多重コンピユータ１２の異なつた
部分で終端させて、後述のように多重通信システ
ム１０の保全性と安全性を向上させている。通信
バス１５をループにして各端を多重コンピユータ
１２によつて制御するようにすれば、情報伝送に
おいて起こり得る様々な異常を検出することがで
きる。すなわち、バス１５の一箇所あるいは複数
箇所における断線を検出し、そのような場合にお
ける伝送の保全性を維持できる。

中央局に設けられた多重コンピユータ１２は、
マスター多重コントローラ２４およびモニター多
重コントローラ２４′と接続された標準的なマイ
クロプロセツサ２２を有する。マスター多重コン
トローラ２４およびモニター多重コントローラ２
４′はそれぞれ、カスタムLSIのCMOSゲートア
レイ回路によつて構成されており、構造は同じで
あるが、タイミング機能および制御モードなどの
動作が幾分異なる。ループ状の多重バス１５一端
はマスター多重コントローラ２４に接続され、他
端はモニター多重コントローラ２４′と接続され
ている。本実施例においては、マイクロプロセツ
サ２２は、NMOS回路を採用したモステツク
3880のような4MHzのZ80であるが、これ以外の
マイクロプロセツサも同様に使用可能である。多
重コンピユータ１２の内部には、マイクロプロセ
ツサ２２と関連してメモリ２５が設けられてい
る。通常、このメモリ２５は1KのCMOSランダ
ムアクセスメモリ（RAM）２６と4KのCMOSプ
ログラマブルリードオンリーメモリ（EPROM）
２７から成る（第２図参照）。また多重コンピユ
ータ１２には、発信器およびカウンタ／タイマー
の回路２８が設けられている。この回路は、シス
テムのタイミング信号を発生したり、後に詳述す
る“睡眠モード”動作をさせるために設けられて
いる。マイクロプロセツサ２２、メモリ２５、発
信器およびカウンタ／タイマーの回路２８、マス
ター多重コントローラ２４およびモニター多重コ
ントローラ２４′の相互接続は、第１図に示され
ているデータバスおよびアドレスバスの他に、後
に詳細に説明する様々な制御線によつてなされ
る。

多重バス１５に接続された遠隔多重コントロー
ラ１４は、すべて同様の構成であり、CMOS論
理素子を用いたLSIゲートアレイである。各遠隔
多重コントローラ１４は、多重コンピユータ１２
との“知的な”相互通信のための重要な論理能力
を備えており、ここでは自動車の様々なスイツチ
から16種類の入力を受けることができ、また自動
車の様々な負荷デバイスに対し16種類の出力を与
えることができるようになつている。そのような
スイツチ入力の代表的なものがヘツドライトをオ
ンオフ制御するためのものであり、また代表的な
出力としてはヘツドライトを付けたり消したりす
るための制御信号がある。なお、前記スイツチ入
力は多数の様々な負荷や機能を制御する必要上か
ら生じるものであり、同様に前記出力信号は多数
の様々なタイプの負荷を制御するものである。各
遠隔多重コントローラ１４の構成は次の通りであ
る。各遠隔多重コントローラ１４は２つの部分に
分かれており、各部分は８本の入力と８本の出力
を有し、またそれぞれ異なつたアドレスを持つて
いる。さらに詳しく説明すれば、遠隔多重コント
ローラ１４の一方の側はＡ側と呼ばれ、偶数のア
ドレスを与えられる。遠隔多重コントローラ１４
のの他方の側はＢ側と呼ばれ、Ａ側アドレスより
１だけ大きな奇数のアドレスを付けられる。自動
車の様々な負荷に対する遠隔多重コントローラ１
４の出力は、一般に様々な制御素子すなわちバツ
フア回路３０に低電圧制御信号を与える。このバ
ツフア回路は、当該制御信号に応答して、自動車
の12V電源を制御すべき負荷に接続したり、切り
離したりする。

この多重通信システム１０においては、第５図
のＢに示すような通信プロトコルを、多重コンピ
ユータ１２と遠隔多重コントローラ１４との間の
データ通信に使用する。このような通信プロトコ
ルは、通信エラーおよび／または異常を効率良く
検出することにより、通信システムの保全性を高
めることを意図している。このデータプロトコル
の詳細については、ウイリアム・フロイドによつ
て1983年９月24日に出願され、本件出願人に譲渡
された米国特許出願第469591号“安全な通信処理
のためのプロトコル／フオーマツトを有する自動
車多重システム”に述べられている。簡単に説明
すると、多重バス１５の多重データ線１６上の各
通信データは、７キヤラクタすなわち７バイト
（１バイトはそれぞれ８ビツト）から成る。最初
の１バイトは同期（SYNC）バイトである。次の
３バイトはマスター多重コントローラ２４からの
コマンドメツセージを構成し、アドレスバイト、
コマンドバイトおよびCRCエラー検出バイトか
らなる。最後の３バイトは遠隔多重コントローラ
１４からの回答メツセージであり、アドレスバイ
ト、応答バイトおよびCRCエラー検出バイトか
らなる。本実施例のシステム１０は、それぞれが
２つの異なつたアドレスを持つ遠隔多重コントロ
ーラ１４を最高28台制御できるように構成されて
いるが、実際的には、遠隔多重コントローラ１４
の台数はこれよりはるかに少ないのが普通であろ
う。例えば、第１図に示す実施例においては、遠
隔多重コントローラ１４は２台だけである。

第２図、第３図Ａおよび第３図Ｂを参照して説
明する。システムクロツク（SYSCLK）は、多
重コンピユータ１２のマイクロプロセツサ２２お
よびその他の様々な要素のタイミングを制御する
もので、普通は2.5MHzであり、これは一般的な
構成のRC発振器２８により与えられる。さらに、
同様のタイプのRC発振器からなる50KHzの発振
器３０が設けられており、この発振器３０の出力
信号は多段２進カウンタ３２の１段目で1/2に分
周され、25KHzのクロツク信号がつくられ、これ
は多重クロツク（MUXCLK）として使われる。
多重バス１５上の直列多重データは25KHzの速度
でクロツキングされるから、１ビツトの周期は
0.04msであり、８ビツトからなる１バイトの周
期は0.32msとなる。マイクロプロセツサ２２、
EPROM２７に記憶されているマイクロプロセツ
サ２２のプログラム、RAM６に記憶されている
データ、マスター多重コントローラ２４およびモ
ニター多重コントローラ２４′の相互間の信号授
受は、SYSCLKによつて決まる速度で行われる。
マイクロプロセツサ２２とメモリ２６，２７との
間の相互通信は、一般的なデコード制御論理３４
によつて制御される。このデコード制御論理３４
には、第２図に示すタイマー回路３１と電源制御
スイツチ回路３５に制御信号を与えるためのタイ
マーデコード論理も含まれている。なお、タイマ
ー回路３１と電源制御スイツチ回路３５について
は後に詳述する。マイクロプロセツサ２２は、タ
イマー３１より約20ms間隔で与えられるマスク
不可能の割り込み（NMI〓）によつて割り込ま
れる。ハードウエアのタイマー回路３１には、第
３図Ｂにそれぞれ示すような、８段の1/256分周
カウンタ３２，３３が含まれている。タイマー回
路３１からは20ms間隔でタイミング信号が発生
するが、この信号は第２図に示されているNMI
〓信号発生用のパルス発生回路３６に与えられ
る。さらに、自動車のバツテリーケーブルに接続
するなどによつて多重システム１０に初期電源投
入を行つた時に、一般的な電源投入リセツト信号
PUR₁がブロツク３７として示された通常の回路
から発生する。このPUR₁信号はパルス発生回路
３６にも入力する。

第２図、第３図Ａおよび第３図Ｂから明らかな
ように、マイクロプロセツサは８本の双方向デー
タ線D₀−D₇を用いて、メモリ２６，２７、マス
ター多重コントローラ２４およびモニター多重コ
ントローラ２４′に対し、データを並列に入出力
するようになつている。またマイクロプロセツサ
２２は、メモリ２６，２７，マスター多重コント
ローラ２４、モニター多重コントローラ２４′お
よびデコード制御論理２４にアドレス信号を与え
るための16本のアドレス線A₀−A₁₅を有する。マ
イクロプロセツサ２２と、マスターおよびモニタ
ー多重コントローラ２４および２４′との間のデ
ータバスは符号４０で示されており、これら各部
分の相互間のアドレスバスは符号４２で示され、
A₀−A₉から成る。マイクロプロセツサ２２とマ
スターおよびモニター多重コントローラ２４およ
び２４′には、別に５本の信号線RD〓，WR〓，
IORQ〓，Ｍ１，およびINT〓が設けられてい
る。マイクロプロセツサ２２は、メモリ２５また
は多重コントローラ２４，２４′などの入出力装
置からデータを読む必要が生じた時にRD〓信号
を発行する。多重コントローラ２４，２４′のう
ち、マイクロプロセツサ２２によつてアドレス指
定された側は、多重コントローラ２４，２４′か
らデータをデータバス４０にゲートさせるために
RD〓信号を発行する。マイクロプロセツサ２２
によつて与えられるWR〓信号は、アドレス指定
されたメモリ２６，２７または入出力装置である
多重コントローラ２４，２４′に格納すべき有効
なデータが、データバス４０に保持されているこ
とを示す。IORQ〓信号は、入出力のリードまた
はライト動作のための有効な入出力アドレスが、
アドレスバス４２に乗つていることを示す割り込
みが受け付けられている時には、割り込み応答ベ
クトルをデータバス４０に乗せることができるこ
とを示すために、IORQ〓信号もＭ１〓信号と一
緒に発生する。Ｍ１〓信号は、マイクロプロセツ
サ１２の現在のサイクルが命令実行のOPコード
取り出しサイクルであることを示す。また前述の
ように、Ｍ１〓信号は、割り込み受け付けサイク
ルを表示する。INT〓信号は、マスター多重コ
ントローラ２４のように、マスターモードで動作
中の多重コントローラから発生する信号の一つで
あり、これは割り込み要求中にマイクロプロセツ
サ２２に与えられる。マイクロプロセツサ２２
は、実行中の命令が終了した時に割り込み要求を
受け付ける。

マイクロプロセツサ２２はさらに、MREQ〓
信号を発行する。このMREQ〓信号は、RAMと
EPROMのデコード回路およびNMI〓パルス発
生器に与えられるものであり、アドレスバスにメ
モリ読み出し動作またはメモリ書き込み動作のた
めの有効なアドレスが保持されている時に、
ROMまたはRAMのいずれかを選択し、また
NMI〓発生器よりNMI〓入力にパルスを供給さ
せる。

第３図Ｂから明らかなように、マスター多重コ
ントローラ２４およびモニター多重コントローラ
２４′は、それぞれアドレスを設定するため、す
なわち布線するためのアドレス入力線ADDCMP
１−７を有する。マスター多重コントローラ２４
については、ADDCMP１−７のうちADDCMP
４は＋5V（論理１）に接続されているが、それ以
外は接地（論理０）されている。モニター多重コ
ントローラ２４′の場合も同様であるが、
ADDCMP４は論理０とされ、ADDCMP５は論
理１とされている。したがつて、マスター多重コ
ントローラ２４とモニター多重コントローラ２
４′は、マイクロプロセツサ２２との通信の際に
それぞれ識別可能である。

マスター多重コントローラ２４とモニター多重
コントローラ２４′は、それぞれPUR₂信号を受
けるMR入力を有する。このMR入力は、後述す
るようにして得られるPUR₂信号を受け、各多重
コントローラ２４，２４′の内部の制御レジスタ
およびタイミングのリセツト初期化を行うもので
ある。

ここで、多重システム１０の動作プロトコル、
特に多重コンピユータ１０と遠隔多重コントロー
ラ１４との間の直列データ多重処理について説明
する。ROM２７に格納されているプログラム命
令のルーチンに従つて、マイクロプロセツサ２２
には各遠隔多重コントローラを走査して、いずれ
の入力スイツチが操作されているか（操作されて
いる場合）を確認し、次に該当する負荷に対する
必要な出力制御操作を実行する。この制御を実行
するために、マイクロプロセツサ２２（普通、ア
ドレスおよびデータを並列に入出力する）は、マ
スター多重コントローラ２４を用いて、各遠隔多
重コントローラ１４に対して発行されたアドレス
およびコマンドを直列データ形式に変換し、次に
遠隔多重コントローラ１４により発行された直列
化アドレスおよび応答データを並列形式に再変換
して、並列データバス４０によりマイクロプロセ
ツサ２２に送る。前述したように、多重コンピユ
ータ１２と遠隔多重コントローラ１４との間の通
常の通信の場合、第５図のＢに示すごとく、まず
SYNCバイトが発行され、それに続いてアドレス
バイト、コマンドバイトおよびエラーチエツク
（CRCバント）が、メツセージとしてマスター多
重コントローラ２４から特定の遠隔多重コントロ
ーラ１４へ送信される。その後、その指定された
遠隔多重コントローラ１４は、多重データ線１６
を通じてアドレスバイト、応答バイトおよびエラ
ーチエツク（CRC）バイトによつて応答する。
マスター多重コントローラ２４から送られたアド
レスバイトには、その遠隔多重コントローラ１４
内の選択された側半分のアドレスが含まれてい
る。コマンドバイトは、指定された遠隔多重コン
トローラに対し外部スイツチの操作によつて与え
られた様々な入力信号を返すように指示し、およ
び／または、その遠隔多重コントローラの選択さ
れた側半分に接続されている出力負荷装置に対す
る出力制御信号を発生するように指示するもので
ある。アドレスバイトおよびコマンドバイトを用
いて巡回冗長エラーチエツクが行われ、エラーチ
エツクバイトが生成される。このエラーチエツク
バイトは、指定された遠隔多重コントローラへ伝
送される。応答する遠隔多重コントローラ１４
は、恐らくマスター多重コントローラ２４によつ
て指定されたものである、その応答データは当該
遠隔多重コントローラのアドレスを示すアドレス
バイトから始まる。このアドレスバイトの後に、
当該遠隔多重コントローラによる受信コマンドメ
ツセージに対する応答を示す応答バイトが続く。
通常、応答バイトは、様々な入力スイツチの状態
および出力負荷の駆動状態を示す。ここでスイツ
チ入力および／または出力負荷の状態は普通、ラ
ツチされたスイツチ入力および負荷出力の駆動応
答をサンプリングをすることによつて判定され
る。通常、応答バイトには、当該遠隔多重コント
ローラがそれ自体のマスター多重コントローラ２
４からの受信メツセージに関するエラーチエツク
を終了し、同メツセージのエラーチエツクバイト
と“一致”したか否かも表示される。最後に、遠
隔多重コントローラ１４から送られたエラーチエ
ツクバイトは、回答メツセージ内のアドレスバイ
トおよび応答バイトを用いてCRC技法により計
算される。マスター多重コントローラは、遠隔多
重コントローラからの回答についてエラーチエツ
クを行う。このような各処理の後に、バス待ち時
間の期間が存在することがある。この待ち時間期
間においてはオール“１”を送出しながら、マイ
クロプロセツサ２２からの次の命令を待つ。

ここで、第４図を参照して、マスター多重コン
トローラ２４とモニター多重コントローラ２４′
についてさらに説明する。マスター多重コントロ
ーラ２４とモニター多重コントローラ２４′は同
一構成であるから、それぞれ本発明に従つて別々
の動作を行うものであるが、第４図では一方だけ
を示し説明する。そこで、まずマスター多重コン
トローラ２４の見地から説明し、次にモニター多
重コントローラ２４′の見地から説明する。さら
に第１図においては、バス１５、およびその
MUXDATA（多重データ）線１６とMUXCLK
（多重クロツク）線１７は、それぞれ両端に矢印
が付けられているが、実線の矢印が現在説明中の
構成における信号の流れを示し、破線の矢印がそ
の逆の構成を示している。

多重コントローラ２４，２４′に対して電源が
初期投入されると、それらの初期状態はモニター
の状態になる。すなわち、多重コントローラ２
４，２４′は両方とも受信モードになり、直列デ
ータ線１６にSYNCバイトがないか調べる。多重
コントローラ２４はマスター状態に切り換えるに
は、その８ビツトの制御レジスタ４６をプログラ
ムしなければならない。このプログラミングは、
マイクロプロセツサ２２によつて次のように行わ
れる。即ち、マイクロプロセツサ２２はアドレス
バス４２を用いて多重コントローラ２４をアヂレ
ス指定し、アドレス比較論理４８において、その
アドレスと入力ADDCMP１−７に設定された装
置アドレスを比較する。マイクロプロセツサより
送られたアドレスのA₀ビツトが１ならば、
CNTLCOMP信号が制御レジスタ４６に対して
発行され、その結果、マイクロプロセツサ２２が
ライト動作（WR）を実行している時に、データ
バス４０から制御データが制御レジスタ４６に入
る。制御レジスタ４６をマスター多重機能用にプ
ログラミングするには、制御レジスタのビツト４
を１にセツトして、多重コントローラの内部論理
をリセツトする。これが完了すると、このビツト
４は自動的にリセツトする。制御レジスタ４６の
ビツト２が１にセツトされ、データバス４０の次
のバイトがベクトルアドレスレジスタ５０に書き
込まれる。これを完了すると、ビツト２は自動的
にリセツトする。多重コントローラをマスターと
して動作させるには、制御レジスタのビツト０，
１および３を１にセツトしなければならない。特
に、ビツト０が１の場合、多重コントローラはマ
スターとなるが、そうでない場合にはモニターと
なる。ビツト１が１の状態においては、多重クロ
ツクMUXCLKがバス１５の線１７に送出され
る。ビツト３が１の場合には、割り込み論理５２
が動作可能状態になる。ビツト５，６および７は
使用されないので、任意の状態にプログラムして
よい。

多重コントローラ２４をマスター多重コントロ
ーラとして動作させるように制御レジスタ４６を
プログラミングした後、多重コントローラ２４は
マイクロプロセツサ２２により再びアドレス指定
され、該当するデータバイト（アドレスバイト）
を多重レジスタ５４に書き込む動作により多重動
作が始動される。A₀が論理０のときに、多重レ
ジスタ５４にデータを入力するためのアドレス比
較が論理４８において成立し、ライト（WR）動
作中にデータが多重レジスタ５４に入力される。
そして、アドレスバイトが多重レジスタ５４に書
き込まれると、マスター多重コントローラ２４は
SYNCキヤラクタすなわちバイト（00010110）を
直列バス１６へ送出し始める。このSYNCバイト
はSYNCレジスタ５６から送出される。マスター
多重コントローラ２４から伝送されるSYNCバイ
トとそれに続くデータバイトとの同期化は、一般
的な同期回路５８によつて行われる。この同期回
路５８は、カウンタ論理６０から同期制御信号
SYNCを与えられる。このカウンタ論理６０は、
25KHzのMUXCLKに応答して、SYNC信号の位
相を調整する。データ線１６へのSYNCバイトの
伝送を終了すると、レジスタ５４に格納されてい
るアドレスバイトがレジスタ６２によつて並列直
列変換されて、同期回路５８を介しSYNCバイト
に続けて直列バスに自動的に送出される。その
後、割り込み信号INT〓が発生する。

この割り込み信号INT〓は、マイクロプロセ
ツサ２２に対して現在の処理を中止し、多重コン
トローラ２４のサービスを行うように要求する。
カウンタ論理６０からTINTRQ信号が出て割り
込み判定論理６４に印加され、さらに、そこから
割り込み要求信号として割り込みレジスタ論理５
０に与えられ、信号INT〓としてマイクロプロ
セツサ２２へ伝達される。マスター多重コントロ
ーラ２４によつて割り込みが要求された後の或る
時点で、マイクロプロセツサ２２は“割り込み応
答”（MI〓およびIORQ〓）を送出する。この期
間に、マスター多重コントローラ２４の割り込み
レジスタ論理５２は、割り込み要求中の優先順位
が最高の装置を決定する。ここで決定される装置
とは簡単に言えば、割り込みイネーブル入力IEI
が倫理１で、割り込みイネーブル出力IEOが論理
０となつている装置である。第３図Ｂから明らか
なように、マスター多重コントローラ２４のIEI
入力は＋5Vに接続され、またIEO出力はモニタ
ー多重コントローラ２４′のIEI入力と接続されて
いる。割り込みレジスタ論理５２は、IEI入力が
論理１の時には、他の優先順位の高い装置はマイ
クロプロセツサ２２の割り込み処理ルーチンによ
るサービス中ではないと判断するように構成され
ている。また、割り込みレジスタ論理５２から出
るIEO信号が論理１になるは、多重コントローラ
のIEI入力が論理１で、かつマイクロプロセツサ
２２がその多重コントローラからの割り込みを処
理していない場合だけである。従つて、マイクロ
プロセツサ２２がその多重コントローラからの割
り込みを処理している時には、その多重コントロ
ーラのIEO信号は論理０であるので、それにつな
がつている他の多重コントローラのIEI入力は論
理０にされ、かくして後者の多重コントローラの
割り込み処理の優先順位が下げられる。このよう
な割り込み順位のデイジーチエーンを安定化させ
るために、Ｍ１〓がアクテイブ（０）の時には、
多重コントローラの割り込み要求ステータスの変
化が抑止される。最高順位の多重コントローラ
は、“割り込み応答”の期間に、割り込みベクト
ルアドレスレジスタ５０の内容をデータバス４０
に乗せる。マスター多重コントローラは、その割
り込みが受け付けられると“サービス中”の状態
になる。この多重コントローラのIEOは、割り込
みリターン命令（RETI＝ED_h4D_h）が実行され
るまでLOW状態を保ち、一方この多重コントロ
ーラのIEIは論理１である。割り込み要求が受け
付けられない場合、多重コントローラ２４がOP
コード“ED_h”をデコードしてから、Ｍ１〓の１
サイクル期間IEOはHIGHにされる。このような
動作により、２バイトのRET１命令が適当な多
重コントローラによつて確実にデコードされるよ
うになる。

マイクロプロセツサ２２は割り込みを受けた時
に、１バイト時間（0.32ms）でコマンドバイト
を多重レジスタ５４に書き込む。もし、多重レジ
スタ５４にデータが書き込まれる前にこの時間が
経過してしまつた場合は、直列バス１６上のアド
レスバイトに続くデータは無効となる。アドレス
バイトの場合と同様に、レジスタ５４からコマン
ドバイトが並直／直並変換レジスタ６２を経由
し、データ多重化同期回路５８、CRCデータ多
重ゲート６６および送信回路６８を通つて直列デ
ータ線１６へ出力される。

レジスタ６２からの直列のアドレスバイトおよ
びコマンドデータバイトが直列データ線１６に読
み出されている間に、それらのバイトはSDATA
〓２線を通じて排他的論理和ゲート７０にも送ら
れる。この排他的論理和ゲート７０の出力は、
CRC計算レジスタ７２の１つの入力段に接続さ
れている。この排他的論理和ゲート７０は、
CRC計算レジスタ７２の選択された１つの出力
を他方の入力に与えられ、前述の米国特許出願
（出願番号第469591号）に述べられているところ
に従いCRC計算機能を遂行する。コマンドバイ
トの伝送直後に、CRC計算レジスタ７２にCRC
バイトがすでに生成されており、このCRCバイ
トはCRCデータ多重ゲート６６を通じて直列に
読み出される。この時には、CRCデータ多重ゲ
ート６６は、カウンタ論理６０からのCRCワー
ド選択信号CWSによつてイネーブルされている。

上記送信モードを完了すると、マスター多重コ
ントローラ２４は直ちに受信モードに自動的に切
り替わる。この受信モードにおいては、Remux
（遠隔多重コントローラ）アドレスバイトが最初
のキヤラクタとして受信され、その後に割り込み
が起こつて、そのバイトの読取時刻である旨がマ
イクロプロセツサに通知される。そうするとマイ
クロプロセツサは、0.32msの時間でそのアドレ
スバイトを読み込む。その後、このアドレスバイ
トは無効となる。マスター多重コントローラ２４
により線１６から受信されたデータは、まず受信
バツフア回路７４に入り、次に論理ゲート回路７
６を通じて直列並列レジスタ６２に送られる。論
理ゲート回路７６に入力される送信／受信制御信
号TLRECNTLは、受信データRDATAが並直／
直並変換レジスタ６２に送られるようにし、また
このデータが排他的論理和ゲート７０の１つの入
力に送られ、受信モード期間にCRCバイト計算
に使用されるように制御するものである。

受信モードにおいては、２番目のバイトは
Remux（遠隔多重コントローラ）応答バイトであ
り、これは遠隔アドレスバイトと同一の手順で受
信される。この場合も割り込みが生じ、マイクロ
プロセツサ２２に有効なデータを読み取り得るこ
とを知らせる。マスター多重コントローラ２４に
よつて最後に受信されるバイトは、遠隔多重コン
トローラのCRCバイトである。このCRCバイト
は、受信モード期間の受信データストリームから
CRC計算レジスタ７２によつて生成されたバイ
トと比較される。この２つのCRCバイトが一致
する場合には、マスター多重コントローラのステ
ータスレジスタ７８のビツト０は０となる。一
方、２つのCRCバイトが一致しない場合は、ス
テータスレジスタ７８のビツト０は１となる。ま
た、割り込みが再び発生し、ステータスレジスタ
の読み取りをマイクロプロセツサ２２に指示す
る。ステータスレジスタ７８の読み込みがなされ
ると、このステータスレジスタ７８はリセツトさ
れる。ステータスレジスタ７８のビツト０の状態
は遠隔多重コントローラからのCRCが正しいか
誤つているかを示すが、さらにビツト１の状態は
送信モードと受信モードの何れの動作であるかを
示し、ビツト２の状態は後述のようにモニターモ
ードで動作している場合におけるCRC比較の成
否を示す。ビツト３の状態は、後述のモニターモ
ードで動作中に、マスター多重コントローラと遠
隔多重コントローラのアドレスが一致するか否か
を示す。ビツト４の状態は、通信が終了したか否
かの識別に用いられる。

ステータスレジスタ７８が読みとられてリセツ
トされると、マスター多重コントローラ２４は再
び送信モードに切り替わり、“１”のビツト列を
直列バス１６に送出しながら、次の通信を開始さ
せるためのマイクロプロセツサ２２からの信号
WR〓を待つ。

第５図のＡからＬのタイミング図を参照し、前
述の動作のタイミングと、マスター多重コントロ
ーラ２４によつて実行される１回の通信の各部分
とを関連について説明する。第５図のＫからわか
るように、送信モード期間においては割り込みは
１回しか発生しないが、受信モードにおいては３
回の割り込みが発生する。また第５図のＥに示す
ように、並列データを並直直並交換レジスタ６２
にロードするための制御信号DLOADは、送信モ
ード期間においてはアドレスバイト、コマンドバ
イトおよびCRCバイトのそれぞれ始めに発生す
るのに対し、受信モード期間においては直列デー
タから並列データに変換するためにアドレスバイ
ト、応答バイトおよびCRCバイトの終わりに発
生する。マスター多重コントローラ２４によつて
受信されたCRCバイトの正誤判定は、通信の最
後のCRCバイトの終わりで信号CRCOK？（第５
図のＩ）によつてなされる。マスターアドレス／
受信アドレスの比較信号Ｍ／RCOMP？は、受信
モード期間に遠隔多重コントローラのアドレスを
受信し終わつた時点で発生する。しかし、この機
能は、後述するようにモニター多重コントローラ
２４′しか遂行しない。

さて、モニターモードの多重コントローラの動
作、すなわちモニター多重コントローラ２４′の
動作について説明する。このモニターモードにな
るのは、電源投入により初期化される時、または
制御レジスタ４６のビツト０，３に０を書き込ん
だ場合の何れかである。モニターモードおいて
は、多重コントローラは受信機としてだけ働き、
マイクロプロセツサ２２に対する割り込みは全く
発生しない。また、信号INT〓はトライステー
トになる。ある多重コントローラがモニター多重
コントローラ２４′として確定した後、制御レジ
スタ４６のビツト０の出力線（バス受信制御）
BUSLCNTLは、マスター／モニター選択回路８
０を制御用即ちゲート用信号MONLYを発生さ
せるように制御する。この信号MONLYは、多
重コントローラをマスター多重コントローラとし
て動作させるときには１となり、モニター多重コ
ントローラとして動作させる時には０となる。
MONLY信号は、多重コントローラがマスター
とモニターの何れに割り付けられるかによつて動
作モードが異なるマスター／モニター多重回路部
分に与えられる。多重コントローラがモニター多
重コントローラ２４′として割り付けられた時に
は、その多重コントローラは受信機としてだけ動
作するので、“SYNCサーチ”状態となり、直列
データ線１６の“下流”端でSYNCバイトの受信
を待機する。SYNCバイトが受信されると、それ
はSYNC検出論理６３によつて認識され、モニタ
ー多重コントローラは初期化され、直列バスより
後続の３バイトを受け付け可能になる。SYNCバ
イトの後で最初に受信されるバイトは、マスター
多重コントローラにより送信されたRemuxアド
レスである。このアドレスバイトは、後に、応答
する遠隔多重コントローラ１４より送られるアド
レスバイトと比較するため、データバツフアであ
る多重データレジスタ５４に格納される。また、
このアドレスバイトは、論理ゲート回路７６およ
び排他的論理和ゲート７０を介して、CRC計算
レジスタ７２へ送られる。次に受信するバイト
は、マスター多重コントローラ２４からのコマン
ドバイトであり、これは論理ゲート回路７６およ
び排他的論理和ゲート７０を介し、モニター多重
コントローラのCRCバイトの値を決定するため
にCRC計算レジスタ７２に入力される。３番目
に受信されるバイトは、マスター側のCRCバイ
トである。このCRCバイトも、論理ゲート回路
７６および排他的論理和ゲート７０を介して
CRC計算レジスタ７２へ送られ、前記CRCバイ
トと一致するか否か判定される。CRCバイトが
一致する場合は、ステータスレジスタ７８のビツ
ト２は０にセツトされ、一致しない場合はステー
タスレジスタ７８のビツト２に１がセツトされ
る。このような動作を終わると、CRC計算レジ
スタ７２は自動的にクリアされる。

モニター多重コントローラ２４′によつて４番
目に受信されるバイトは、応答中の遠隔多重コン
トローラ１４より送られたアドレスバイトであ
る。このアドレスバイトは、マスター多重コント
ローラ２４から前に送られて現在多重データレジ
スタ５４に格納されているアドレスバイトと比較
される。この２つのアドレスバイトの比較はアド
レス比較論理８４によつて行われるが、このアド
レス比較論理８４は、多重コントローラがモニタ
ー多重コントローラ２４′として動作している場
合に限り活動状態となるものである。この２つの
アドレスバイトが一致する場合は、ステータスレ
ジスタ７８のビツト３は０にセツトされる。一致
しない場合はステータスレレジスタ７８のビツト
３に１がセツトされる。モニター多重コントロー
ラ２４′によつて４番目に受信されたバイトは、
論理ゲート回路７６および排他的論理和ゲート７
０を通じてCRC計算レジスタ７２に入力され、
CRCバイトの決定に用いられる。モニター多重
コントローラ２４によつて５番目に受信されるバ
イトは、応答中の遠隔多重コントローラ１４によ
り発行された応答バイトである。この応答バイト
は、CRCエラーバイトの決定のために、論理ゲ
ート回路７６および排他的論理和ゲート７０を通
じてCRC計算レジスタ７２に入力される。

モニター多重コントローラ２４′が５番目に受
信するバイトは、応答中の遠隔多重コントローラ
１４より送られたCRCバイトである。このCRC
バイトは論理ゲート回路７６および排他的論理和
ゲート７０を通過し、CRC計算レジスタ７２に
格納されているCRCバイトと比較される。遠隔
多重コントローラから伝送されたCRCバイトが、
モニター多重コントローラ２４′の内部で計算さ
れたCRCバイトと一致する場合は、０がステー
タスレジスタ７８のビツト０にセツトされるが、
不一致の場合は、ステータスレジスタのビツト０
に１がセツトされる。このような処理が完了する
と、再びSYNCサーチモードとなり、新たな動作
を開始可能となる。

モニター多重コントローラ２４′は、マイクロ
プロセツサ２２に対して割り込みを発生すること
はできないが、その代わりマイクロプロセツサは
各処理の後で、モニター多重コントローラ２４′
に照会し、モニター多重コントローラによつて行
われたアドレスチエツクおよびCRCチエツクの
結果が、マスター多重コントローラ２４と遠隔多
重コントローラ１４との間の伝送が正しく行われ
たことを示しているか否かを確認する。これらの
チエツクの一方または両方がエラーを示している
場合は、マイクロプロセツサ２２は様々な修正処
理を実行することができる。

多重コンピユータ１２による多重システム１０
の集中制御を詳しく説明する前に、１つの遠隔多
重コントローラ１４を代表として取り上げ、その
回路について第１図および第６図を参照し幾分詳
しく説明する。まず第６図を参照して説明する。
この図には、代表として選んだ１つの遠隔多重コ
ントローラ１４が機能ブロツク図として示されて
いる。遠隔多重コントローラは、ここで説明する
必須機能を果すように構成したLSIゲートアレイ
論理である。各遠隔多重コントローラ１４は、並
列“Ｔ”接続を介して多重バスループ１５の４本
の線１６−１９のそれぞれと接続される。＋5V線
および接地線も当然設けられているが、図示され
ていない。遠隔多重コントローラ１４を多重デー
タ線と接続する双方向データ線は符号１６′によ
つて示されており、遠隔多重コントローラを
MUXCLK線１７と接続する線は符号１７′で示
されている。線１７′はMUXCLKのバツフアリ
ング用回路１２０が設けられている。同様に線１
６′には、受信バツフア回路１２１および送信バ
ツフア回路１２２が互いに逆向きに接続されてい
る。線１６′の入力データおよび線１７′の
MUXCLKは、それぞれ８ビツトの直並／並直交
換シフトレジスタ１２５に入力される。このシフ
トレジスタ１２５は、制御信号CRTLに応じて、
データを一方の形式から他方の形式に変換するた
めのものである。第６図において用いられている
制御信号CRTLは、制御論理１２８によつて与え
られるものであり、様々な制御機能を有する。以
下、その各種制御機能について説明する。多重バ
ス１５に接続された各遠隔多重コントローラ１４
は、マスター多重コントローラ２４からのSYNC
バイトの受信を待つ。このSYNCバイトは、その
後に特定の遠隔多重コントローラ１４に宛てた、
またはそうでない通信が続く事を示す合図として
扱われる。SYNCバイトは多重データ線１６′に
より受信され、レジスタ１２５に入つてバス１３
０を介し並列に制御論理１２８に入力する。この
制御論理１２８は、SYNCバイトのパターンを認
識すると制御信号を発生する。その結果、各遠隔
多重コントローラ１４は同期がとられ、マスター
多重コントローラ２４からの通信データの次のバ
イトを受信する。このバイトは、特定の遠隔多重
コントローラ１４のアドレスを含むアドレスバイ
トである。

各遠隔多重コントローラ１４は、予め割り当て
られた別々のアドレスをアドレスラツチ回路１３
２に格納している。このアドレスラツチ回路１３
２と、そこにアドレスを予めプログラムすること
に関しては後に詳しく説明する。直列データ線１
６′を通じて受信されたアドレスバイトは、制御
論理１２８により、予めアドレスラツチ回路１３
２に格納されているRemuxアドレスと比較され
る。このアドレスが一致するのは、遠隔多重コン
トローラ１４の中のただ１つについてだけであ
り、従つて、それ以外の遠隔多重コントローラは
当該通信のこの時点以降に関しては実質的に関与
しなくなる。しかし、実際にアドレス指定された
遠隔多重コントローラ１４については、双方向デ
ータ伝送が継続する。

マスター多重コントローラ２４からのアドレス
バイトの受信期間に、マスター多重コントローラ
２４およびモニター多重コントローラ２４′の場
合に説明した手順により、アドレスバイトは
CRCデータ多重回路１３４および排他的論理和
ゲート１３６を介してCRC計算検査回路１３８
に入力される。ある遠隔多重コントローラ１４が
指定中の特定の遠隔多重コントローラであると判
定されると、次に入力バイト即ちコマンドバイト
も、CRCデータ多重回路１３４および排他的論
理和ゲート１３６を通じてCRC計算検査回路１
３８に入力される。直並／並直変換シフトレジス
タ１２５は、コマンドバイトの８ビツトをＡ側ま
たはＢ側のラツチ出力回路１４０Ａまたは１４０
Ｂに入力し、付加的なデコードの後にラツチさせ
る。またコマンドバイトは、一定の幾つかの制御
動作、例えばＡ側またはＢ側スイツチの読み取
り、必須スイツチの読み取り、診断バイトの読み
取りを行うために、バス１３４を介して制御論理
１２８に入力される。前に述べたように、各遠隔
多重コントローラ１４は２つの部分、即ちＡ側と
Ｂ側に分けられている。特定の遠隔多重コントロ
ーラ１４は、それ以外の遠隔多重コントローラ１
４に対し固有な一つのアドレスを持つているが、
特定の遠隔多重コントローラのＡ側とＢ則の識別
はアドレスの最下位ビツトが偶数であるか奇数で
あるかによつて為される。最下位ビツトが偶数な
らばある遠隔多重コントローラ１４のＡ側を指定
しており、最下位ビツトが奇数ならばその遠隔多
重コントローラのＢ側を指定している。制御論理
１２８の内部論理で最下位ビツトの奇偶判定を行
うことができるので、アドレスラツチ回路１３２
はアドレスの最下位ビツトを除く７ビツトを出力
するだけでよい。アドレスバイトとコマンドバイ
トが遠隔多重コントローラ１４によつて受信され
た時には、CRC計算検査回路１３８にCRCの計
算値が求められている。次に受信されるバイト
は、マスター多重コントローラ２４より送信され
たCRCバイトであり、これはCRCデータ多重回
路１３４および排他的論理和ゲート１３６を介し
てCRC計算検査回路１３８に入力され、２つの
CRCバイトの一致判定が行われる。この２つの
CRCバイトが一致しない場合は、既に受信され
ているコマンドバイトは実行されない。しかし、
CRCが一致した場合は、以下のコマンドの中の
１つが実行される。

(1) Ａ側のチヤタリング抑圧後のすべてのスイツ
チ入力を送信する。

(2) Ｂ側のチヤタリング抑圧後のすべてのスイツ
チ入力を送信する。

(3) 偶数アドレス用の診断バイトを送信する。

(4) 奇数アドレス用の診断バイトを送信する。

(5) Ｂ側のチヤタリング抑圧がなされていないス
イツチ入力を送信する。

(6) Ａ側またはＢ側の特定の出力線に１を出力す
る。

(7) Ａ側またはＢ側の特定の出力線に０を出力す
る。

(8) Ａ側またはＢ側の８本の出力線すべての１に
出力する。

(9) Ａ側またはＢ側のすべての出力線に０を出力
する。

これらのコマンドを実行するには、直列のコン
マンドバイトを並列データに変換してバス１３０
を介し制御論理１２８に入力することにより、Ａ
側またはＢ則のラツチ出力をある特定の状態に設
定する必要がある。すなわち、ゲート回路１４２
が、Ａ側のチヤタリング抑圧スイツチレジスタ回
路１４４Ａ、Ｂ側のチヤタリング抑圧スイツチレ
ジスタ回路１４４Ｂ、または必須スイツチレジス
タ回路１４６の何れかから与えられる入力スイツ
チ状態を、並列バス１４８を介して並直／直並変
換シフトレジスタ１２５へ伝達できるような状態
に、Ａ側またはＢ側のラツチ出力回路を設定する
必要がある。さらに、制御論理１２８の制御信号
CTRLは、シフトレジスタ１２５を特定の診断バ
イトを送出するような状態に制御することもあ
る。

マスター多重コントローラ２４と遠隔多重コン
トローラ１４との間のハンドシエイク処理の応答
部分は、応答中の特定の遠隔多重コントローラ１
４、さらにそのＡ側またはＢ側を識別するアドレ
スバイトから始まる。このアドレスはアドレスラ
ツチ回路１３２および制御論理１２８から得ら
れ、これはシフトレジスタ１２５に並列にロード
され、直列線１５０にシリアルにシフトアウトさ
れ、送信バツフア回路１２２を介して多重データ
線６′へ送出される。このように遠隔多重コント
ローラのアドレスを返送する期間に、このアドレ
スは前述のような手順でCRCデータ多重回路１
３４および排他的論理和ゲート１３６を介して
CRC計算検査回路１３８にも入力される。遠隔
多重コントローラ１４により次に送信される応答
バイトは、既に受信されたコマンドバイトに対し
て遠隔多重コントローラによりなされた応答を示
すように様々にコード化される。例えば、Ａ側ま
たはＢ側のチヤタリング抑圧スイツチ入力（１４
４Ａまたは１４４Ｂ）、もしくは必須スイツチレ
ジスタ回路１４６から与えられる非チヤタリング
抑圧Ｂ側スイツチ入力の何れかが要求された場合
には、８ビツトの応答バイトの各ビツトが８つの
入力スイツチの対応する１つの入力状態を示して
いる。その他の前述の各コマンドに対する応答
は、それぞれ指令された出力動作がなされた旨の
肯定応答を示すように符号化された固有の８ビツ
トのバイトである。後者に関しては、出力ラツチ
が監視されて、それらが指令された状態に設定済
みであることが判定され、そして了解を示すコー
ドが作成されて送信される。アドレスバイトの場
合と同様ように、応答バイトはシフトレジスタ１
２５で作られ、線１５０に直列にシフトアウトさ
れ、線１６に送り出される。同様に、応答バイト
はCRC計算検査回路１３８に入力され、回答
CRCバイトが決定される。このCRCバイトが組
立てられると、このCRCバイトはバス１５２、
ゲート回路１２２およびバス１４８を介して並列
にシフトレジスタ１２５に入力され、線１５０を
介して多重データ線１６′へ直列伝送される。遠
隔多重コントローラ１４からのCRCバイト伝送
が終了すると、その通信は完了し、その遠隔多重
コントローラは、マスター多重コントローラ２４
からの次のSYNCバイト、および特に当該遠隔多
重コントローラのアドレスの受信を待つ状態に戻
る。言うまでもなく、遠隔多重コントローラに
は、電源投入の度に内部回路をリセツトするため
の電源投入リセツト回路（図示せず）が設けられ
ている。

遠隔多重コントローラ１４へのスイツチ入力信
号の供給に関して、本発明の一態様を第６図、第
７図および第８図において説明する。第６図から
わかるように、線１７′にて受信される
MUXCLKは分周器１３７によつて1/128分周さ
れた後、内部線１７″を介して、Ａ側のチヤタリ
ング抑圧スイツチレジスタ回路１４４ＡおよびＢ
側のチヤタリング抑圧スイツチレジスタ回路１４
４Ｂへ与えられる。このレジスタ回路１４４Ａ，
１４４Ｂはそれぞれ、同期クロツキングされるチ
ヤタリング抑圧回路を８個有する。このチヤタリ
ング抑圧回路は、単投スイツチから入力を受け
て、遠隔多重コントローラの応答バイト期間にお
ける伝送に関係する他の回路へのチヤタリング抑
圧信号を供給するものである。また第７図には、
必須スイツチレジスタ回路１４６に含まれている
必須スイツチ入力１４６₁の１つが示されている。
Ａ側およびＢ側のチヤタリング抑圧スイツチレジ
スタ回路１４４Ａ，１４４Ｂの各チヤタリング抑
圧回路は、それぞれ符号１４４A₁，１４４B₁で
示されている。Ｂ側スイツチのそれぞれに関係す
るチヤタリング抑圧回路１４４B₁は、Ａ側スイ
ツチのチヤタリング抑圧回路１４４A₁と同一で
あるので、Ａ側スイツチ用のチヤタリング抑圧回
路１４４A₁についてだけ詳しく説明する。単投
スイツチを用いてデイジタル論理系、特に同期ク
ロツキングされる論理系に制御信号を入力する場
合、１回のスイツチ操作によつてスイツチが多数
回開閉し、それにより指示が不正確にならないよ
うにするために、スイツチ操作によつて得られる
信号に“チヤタリング抑圧”を施すと効果的であ
る。図示の実施例においては、入力スイツチ１６
０の多くは単極単投の瞬時接触型であるから、ス
イツチのチヤタリング問題は重要である。したが
つて、このチヤタリング抑圧回路１４４A₁は、
単極または複数極の単投スイツチの操作を検出し
て、遠隔多重コントローラ１４の内部回路または
そのための同様回路で使用するための、ノイズの
ないチヤタリング抑圧された同期化信号を供給す
る用途に特に好適である。

単投スイツチ１６０の一方の端子１６１は接地
され、他方の端子は入力バツフア１６３を通じて
排他的論理和ゲート１６４の一方の入力に結合さ
れている。＋5Vが抵抗器１６６を介して入力端子
１６２に印加され、スイツチ１６０は常開状態中
は、その入力側を論理１に保持される。ただし、
チヤタリング抑圧回路１４４A₁は、常閉の単投
スイツチに対しても同様に適することは明らかで
ある。排他的論理和ゲート１６４の他方の入力に
は、Ｄ−フリツプフロツプなどのラツチ１７０の
Ｑ出力が線１６８を介して結合される。排他的論
理和ゲート１６４の出力は、線１７１を介して
NANDゲート１７２とANDゲート１７４のそれ
ぞれの入力に結合される。遠隔多重コントローラ
１４の他の内部回路と同期をとるために、線１
７′を通じて遠隔多重コントローラに印加される
MUXCLK信号は制御論理１２８によつて処理さ
れ、Ａ側入力の照会中に180°位相が異なるACLK
信号とACLK〓信号が作られ、またＢ側入力の照
会中に互いに180°位相が異なるBCLKとBCLK〓
の各信号がつくられる。BCLK信号は線１７５を
介してNANDゲート１７２のもう一つの入力に
印加される。NANDゲート１７２の３つ目の入
力には、線１７６を介してラツチ１７８のＱ出力
が供給される。ANDゲート１７４の他方の入力
は、Ｄ−フリツプフロツプなどのラツチ１７８の
Ｑ〓出力が線１７９を介して供給される。AND
ゲート１７４の出力は、線１８０を介してラツチ
１７８のＤ入力に結合される。ACLK〓信号は線
１８１を介してラツチ１７８のCLK入力に与え
られる。NANDゲート１７２の出力は線１８４
を介してラツチ１７０のCLK入力に与えられ、
このラツチのＱ〓出力は線１８５を介してそれ自
体のＤ入力に結合される。最後に、随時発生する
プリセツト信号が、線１８６を介してラツチ１７
０，１７８の非同期クリア（AC）入力に印加し
得るようになつている。

次にチヤタリング抑圧回路１４４A₁の動作を
説明するが、その際、回路内の幾つかの点におけ
る信号波形を示した第８図のタイミング図を主と
して参照する。第８図の各タイミング波形は、第
７図における対応する信号線などの符号によつて
示されている。端子１６２に現れるスイツチ１６
０からの入力は、スイツチが駆動されるまで通常
HIGHとなるように表されており、スイツチ操作
と同時にこの入力はLOWとなる。しかし、スイ
ツチのチヤタリング（跳躍）により、T_bの間、
何回か交互にHIGHおよびLOWの論理状態とな
る。この入力信号１６２は排他的論理和ゲート１
６４に印加されるが、それにより得られるチヤタ
リング抑圧出力信号１６８も排他的論理和ゲート
１６４に入力される。これら２つの信号が等しい
間、すなわち両方が１または０の間は、排他的論
理和ゲート１６４の出力１７１は論理０となり、
ラツチ１７８，１７０は変化しない。排他的論理
和ゲート１６４に入力される２つの信号が相違す
ると、その出力１７１は論理１となる。その場
合、排他的論理和ゲート１６４の入力信号が相違
する期間が、回路の捕獲時間窓T_db＋T_aを越える
ならば、ラツチ１７８，１７０の状態が変化す
る。ここで、T_dbはDCLK信号の立ち上がり間隔
である。またT_aは、スイツチ操作によりスイツ
チ入力信号１６２が最初に立ち下がつた時点から
ACLK信号が次に立ち下がる時点（またはACLK
〓信号が立ち上がる時点）までの時間である。
ACLK信号は、前に言及したようにチヤタリング
抑圧回路用のクロツクであつて、MUXCLKから
作られる。このACLK信号の立ち下がりは、入力
データの遷移が要求されるMUXCLKのエツジと
時間的に一致している。スイツチ１６０を操作す
るとスイツチ入力信号１６２変化するが、その変
化はACLKとは非同期に起こる。この入力の非同
期時間をT_aで表す。これは０かまたはそれより
大きいが、T_dbと等しいかまたは小さい。

排他的論理和ゲート１６４の出力に現れる信号
１７１が、スイツチ操作後の次のACLK周期の
間、論理１状態であると、ラツチ１７０のＱの出
力１８９は、そのCLK入力の現れるクロツク信
号１８４により状態を反転する。その結果、ラツ
チ１７０のＱ出力１６８はスイツチ入力信号１６
２と同じ論理状態であるので、排他的論理和ゲー
ト１６４の出力１７１は再び０になる。何れにし
てもラツチ１７８は、スイツチ操作後の２つ目の
ACLK〓パルスでクロツキングされる時に、Ｑ出
力１７６を０に反転し、ANDゲート１７４と関
連してスイツチ入力信号１６２の次の変化を検出
することになる。普通、当該次の変化は、スイツ
チが開いて信号１６２が論理１に戻ることであ
る。しかし、その変化が起きるまでの間隔は一般
に、スイツチの構造およびその操作時間に依存す
る。例えば、図ではスイツチ入力の波形１６２は
ACLKの２、３周期後にスイツチが開くように描
かれているが、そのスイツチが瞬時接触タイプで
使用者がスイツチを押し続けた場合には、スイツ
チ入力信号が復帰するまでの間隔はさらに長くな
る。また、さらに指でスイツチを押すのを辞めて
も、スイツチは操作状態のままになる場合があ
る。この場合には、上記操作間隔はスイツチを手
動で開くまで続くことになろう。

以上の説明から明らかなように、捕獲時間T_db
＋T_aを越えないスイツチ入力信号１６２の状態
変化が、チヤタリングなどによつて生じても、ラ
ツチ１７０の出力の１６８は反転しない。したが
つて、遠隔多重コントローラ１４の他の回路に、
誤つた入力信号が入力することがなくなる。この
ようになるのは、状態変化を起こすスイツチ操作
の後の２つ目のACLKパルスが生ずる前に、排他
的論理和ゲート１６４の出力信号１７１が論理０
状態に復帰するからである。

このように、チヤタリング抑圧回路１４４A₁
の出力１６８はノイズのないチヤタリングが抑圧
された入力信号であり、ANDゲート１９０など
の論理に与え、Ａ側入力スイツチの照会中に供給
されるゲート信号１９２によつて、遠隔多重コン
トローラ１４の他の関連部分へANDゲート１９
０を通じ送ることができる。前に述べたように、
Ｂ側の各スイツチ入力に対するチヤタリング抑圧
回路１４４B₁も、以上説明した所と同様である。

以下に、本発明のもう１つの特徴を詳細に説明
する。入力スイツチの幾つかは、所謂“必須”機
能に関係する。このような必須機能の例として
は、前照灯および尾灯などの外部照明、警告灯、
キーレス乗車システムなどがある。多重システム
１０の様々な部分が、後述する本発明の実施態様
による“睡眠”モードにされる場合があるので、
チヤタリング抑圧回路１４４A₁，１４４B₁だけ
を用いるチヤタリング抑圧動作と入力信号のラツ
チ動作のために必要なACLK，BCLKなどのクロ
ツク信号を、供給することができない場合があり
うる。従つて、“必須”入力スイツチは、第６図
に示す必須スイツチレジスタ回路１４６にも入力
できるようになつている。この必須スイツチレジ
スタ回路の１つが第７図に符号１４６₁として詳
しく示されている。説明の便宜上、本システムの
すべての必須スイツチがＢ側入力に関連している
とする。従つて、第７図のあるＢ側入力スイツチ
からのスイツチ入力信号１６２は、線１９４を介
して１つの必須スイツチレジスタ１４６₁に伝達
される。すなわち、一般的なラツチ回路を構成す
るように交差結合された一対のNANDゲート１
９５，１９６の一方の入力に与えられる。このレ
ジスタ１４６₁の他方の入力は、リセツト信号
RSTESW〓であり、これはこのレジスタを照会
後にリセツトするために線１９７を介して与えら
れる。必須スイツチレジスタ回路１４６₁の出力
信号はリード線１９８に現れ、スイツチ操作に従
つて保持され照会されるのを待つ。

本発明のもう１つの特徴は、集積デイジタル素
子を自動的に自己アドレツシングするための技術
および回路を備えていることである。さらに詳細
には、この自己アドレツシング回路は、入出力に
利用可能なパツケージ・ピンが重要な関心事とな
る大規模集積回路に特に好適である。現在説明し
ている多重方式１０の例においては、各遠隔多重
コントローラ１４を構成するLSIゲートアレイに
ついて、そのような状況が存在する。したがつて
本発明にあつては、Ａ側ラツチ出力１４０Ａの出
力に用いられるのと同じ入出力ポートを利用し
て、遠隔多重コントローラ１４のアドレスラツチ
回路１３２に（第６図）にアドレスを設定するよ
うにしている。図においては、ラツチ１３２にア
ドレスは７ビツトしか入力されず、一方、ラツチ
出力回路１４０Ａの出力用にはピンが８本設けら
れているが、このピンの全数すなわち８本を、こ
の出力回路およびアドレス入力回路で利用できる
ことは当然である。第９図には、例えば遠隔多重
コントローラ１４としての集積回路素子に実際に
設けられている信号ピンにおいて、デジタル制御
出力および様々のアドレス入力を時分割するため
の回路が一般化されて示されている。Ｎ本の入出
力ピン２００が、データの時分割出力およびアド
レスの時分割入力に利用されると仮定する。この
場合、以下に述べるアドレス共通バスとして、も
う１本の入出力ピン２０１を用意する必要があ
る。抵抗器２０２およびコンデンサ２０４から成
る一般的な外部電源投入リセツト回路は、電源投
入リセツト信号PORを発生する。この電源投入
リセツト信号PORは、遠隔多重コントローラ１
４に対する一般的な入力信号であり、そのために
一般に設けられているピン２０６を介して入力さ
れ、インバータ２０８によつて整形反転された
後、リセツト信号２１０として遠隔多重コントロ
ーラ１４としての集積回路内の他の様々な部分へ
送られる。また信号２１０はトライステート素子
２１２のイネーブルゲート入力に印加される。こ
のトライステート素子２１２の入力は接地点（論
理０）に接続され、出力は線２１４を介してアド
レス共通入出力ピン２０１に接続される。リセツ
ト信号２１０の反転信号は、インバータ２１８の
出力線２１６に得られる。

Ａ側ラツチ出力回路１４０Ａは８個のラツチ２
２０から成り、またアドレスラツチ回路１３２は
７個のアドレスラツチ２２２から成る。従つて、
第９図においては、Ａ側出力用の各Ｄ−フリツプ
フロツプ・ラツチ２３０は、各Ｄ−フリツプフロ
ツプ・アドレスビツト・ラツチ２３２とグループ
にして、破線のブロツク２２０，２２２で囲んで
示している。この各機能ブロツク２２０，２２２
には、トライステートの反転送信出力回路２４
０、および一般的構成の非トライステート反転受
信入力回路２４２から成る送受信器が設けられて
いる。出力ラツチ２３０のＱ〓出力は反転送信出
力回路２４０に入力され、同回路２４０の出力は
対応する１つの入出力ピン２００に送られて対応
するリードを通じ対応する外部の負荷回路（図示
せず）へ送られる。同様に、反転受信入力回路２
４２の入力は同じ入出力ピン２００に接続され、
その反転出力はアドレスラツチ２３２のＤ入力に
接続される。線２１６に現れるRESET〓信号
は、各出力ラツチ２３０の電源投入リセツト
（REST）入力に与えられ、また各アドレスビツ
ト・ラツチ２３２のクロツク（CK）入力に与え
られる。線２１６上のRESET〓信号は、各トラ
イステート素子２４０（反転送信出力回路）のイ
ネーブルゲートにも入力される。各出力ラツチ２
３０のＤ入力には、遠隔多重コントローラ１４の
内部論理より、各リード２５０を介してゲート信
号が供給される。各ラツチ２３０のクロツク入力
CKには、遠隔多重コントローラ１４の内部回路
より、クロツク線２５２を介してクロツク信号が
供給される。

最後に、遠隔多重コントローラとしての集積回
路のラツチ２３２に設定格納すべき特定のアドレ
スに従つて、予め選定された数のダイオード２６
０が予め選定された入出力ピン２００（ただし、
必ずしも全部ではない）に接続されている。さら
に説明すれば、各ダイオードはアドレス割り付け
を設定するために用いられるものであるが、その
アノードは対応する１つの入出力ピン２００に接
続され、またカソードは共通線２６２に接続され
る。この共通線２６２は、アドレス共通ピン２０
１から出て、アドレス設定用の他の各ダイオード
のカソードにつながる。独立した各抵抗器２６４
の一端が対応する１つの出力ピン２００に接続さ
れ、他端が＋５ボルト（論理１）に接続され、入
出力ピン２００を通常、論理１の電圧レベルに保
持するようになつている。この論理１電圧は、選
択されたアドレス設定用ダイオード２６０のアノ
ードにも印加される。

以上、同一の入出力ピン２００を用い、線２１
０によりデジタル制御出力／可変アドレス入力の
時分割を行うための回路について説明したが、こ
の回路の動作について、第１０図のタイミング図
も参照してさらに説明する。電源が最初に印加さ
れた時に、コンデンサ２０４は抵抗器２０２を通
じて充電され、RESETパルスおよびRESET〓
パルスを線２１０，２１６を介して回路に供給す
る。トライステート回路２１２は普通の構成であ
り、通常、アドレス共通ピン２０１および線２６
２側からは高インピーダンス状態である。しか
し、線２１０のRESET信号が１の時は、トライ
ステート回路２１２はアクテイブ状態になり、ア
ドレス共通入出力ピン２０１および線２６２に論
理１のレベルを供給する。その結果、アドレスダ
イオード２６０が接続された入出力ピン２００は
すべて、論理０レベルにクランプされる。このよ
うにダイオード２６０が論理０レベルにクランプ
されると、そのアノード、入出力ピン２００およ
び抵抗器２６４の下側端も同様に論理０レベルと
なる。この抵抗器は約2.7Ωであり、この状態に
おいては1.6maの電流が流れる。

アドレス共通線２６２がアクテイブLOW（０）
状態になると、同時にリセツトインバータ２１８
の出力線２１６もLOWになる。この時、線２１
６の信号はトライステートの反転送信出力回路２
４０を高インピーダンス状態、すなわちＺステー
トにして、各入出力ピン２００の論理状態を各反
転受信入力回路２４２を通じて入力できるように
し、さらに出力ラツチ２３０を初期化する。ダイ
オード２６０が接続されていない入出力ピン２０
０については、各プルアツプ抵抗器２６４がそれ
ら入出力ピンを論理１レベルに保つため、１が反
転受信入力回路２４２へ与えられる。各反転受信
入力回路２４２はその入力を反転させるため、各
入力ピン２００の信号が論理０の場合には論理１
が各アドレスラツチ２３２に入力され、その入力
ピンの信号が論理１の場合には論理０が各アドレ
スラツチ２３２に入力される。

RESET信号２１０が０になる時に、RESET
〓信号２１６の立ち上がりエツジが各アドレスラ
ツチ２３２のクロツク（CK）入力に加わり、そ
の結果、これらアドレスラツチ２３２は、反転受
信入力回路２４２を介して入力されたアドレスビ
ツトをラツチする。同時に、トライステート回路
２１２が高インピーダンスのＺステートになり、
また線２１６のRESET〓信号により、トライス
テート反転送信出力回路２４０はアクテイブ状態
にされ、その結果、入出力ピン２００は再び通常
のデバイス出力ピンとして働くようになる。選択
アドレス設定のために用いられるダイオード２６
０は、その単方向特性により、アドレツシング用
ダイオード２６０が接続された入出力ピン２００
の論理状態が、アドレス共通線２６２を介して相
互に干渉し合うことを防止するための分離ないし
ステアリング機能を果す。

このように、ピン２００をデータ出力とアドレ
ス入力とに時分割使用することによる効果は、多
重システム１０の全遠隔多重コントローラ１４が
それらのアドレスを自動的にプログラムし、格別
の初期化を行うことなく使用可能になることであ
る。さらに、装置設計の見地からは、Ｎビツトの
アドレツシングを行う場合に、合計Ｎ−１本のピ
ンを節約できるという効果がある。例えば、256
種類のアドレス構成を想定した場合、各デバイス
ごとに８ビツトのアドレスビツトが必要となろ
う。この場合、普通には８本の専用パツケージピ
ンが必要となる。また極端な場合は、アドレス選
択（デバイス製造時に決定される）以外は同一の
256種類のデバイスが必要となる。他方、前述の
回路によれば、既存の８本の出力ピンが初期電源
投入時の自己アドレツシングにも用いられ、パツ
ケージに追加しなければならないのは、アドレス
共通ピン２０１１本だけであるから、デバイスの
ピンは７（＝Ｎ−１）本節約されることになる。

遠隔多重コントローラ１４の回路説明を終わつ
たので、次にマイクロプロセツサ２２、マスター
多重コントローラ２４およびモニター多重コント
ローラ２４′の間の相互のやりとり、およびそれ
らの装置と遠隔多重コントローラ１４との間の直
列バス１５を介してのやりとりについて、更に説
明する。システム１０は、その多重コンピユータ
内に冗長性を持たせて一対の選択可能な多重コン
トローラ２４，２４′を設け、それを１つのマイ
クロプロセツサ２２によつて制御させるようにな
つているため、保全性および操作性が向上してい
る。第１に、マイクロプロセツサ２２の制御プロ
グラムは、目的の遠隔多重コントローラ１４との
間の多重データ（MUXDATA）および
MUXCLKの伝送が最も確実に行われるように、
多重コントローラ２４，２４′のマスターおよび
モニターステータスを割り付けるように構築され
る。この目的で、２台の多重コントローラの中の
一方がマスターとして割り付けられ、他方がモニ
ターとして割り付けられる。しかしプログラム
が、システムの目的である通信を行う上で必要と
判断する場合には、各機能および割り付けを逆に
することができる。換言すれば、ループバス１５
の何処かで多重データ線１６またはMUXCLK線
１７が断線した場合、多重コンピユータ１２はそ
の状態を認識してマスターおよびモニター多重コ
ントローラ２４，２４′の機能的な役割を切り換
えることができる。第１１図に、多重コントロー
ラ２４および２４′を、それぞれマスターおよび
モニター、またはその逆に割り付けるためのマイ
クロプロセツサ２２の割り付け過程が流れ図とし
て示されている。また第１２図には、特定の多重
コントローラをマスターとして使用した伝送が
“可”または“不可”の何れであるかを判定する
マイクロプロセツサ２２の判定制御過程が流れ図
の形式で示されている。

まず第１１図の流れ図において、“割り付け”
ルーチンに入るための初期条件は、全システムに
最初に電源を入れた時に起こる電源投入初期化ス
テツプ300、または第１２図の流れ図に示すステ
ツプ400の結果として与えられる割り付け要求で
ある。いずれの場合においても、ステツプ302は、
予め決められている遠隔多重コントローラのアド
レツシング順序に従つて、最初にアドレツシング
すべき遠隔多重コントローラのアドレスを求め
る。ステツプ304において、予め選択されている
一方の多重コントローラすなわち２４をマスター
とし、他方の多重コントローラすなわち２４′を
モニターとするように、多重コントローラ２４，
２４′の制御レジスタが設定される。再割り付け
の必要が生じなければ、すなわち多重線の劣化が
生じなければ、上記関係はそのまま持続する。つ
ぎにステツプ306で、選択されたマスター多重コ
ントローラ２４を介してアドレス指定した遠隔多
重コントローラとの間でデータの送受信を行う。
判定ブロツク３０８は、その通信処理の保全性お
よび成否をしらべるための１つまたは複数のテス
トをまとめて示している。保全性が確立した場合
には、マイクロプロセツサのメモリ内のフラグ３
１０がセツトされる。このフラグ３１０は、当該
特定遠隔多重コントローラ宛ての通信を、マスタ
ーとして割り付けられた多重コントローラ２４を
用いて引き続き実行することを示す。他方、保全
性判定ステツプ308の判定結果が否定（NO）と
なつた場合は、ブロツク３１２に示されるよう
に、指定した遠隔多重コントローラとの間で、始
めに割り付けられたマスター多重コントローラ２
４により通信を正しく完了させるための試みがな
される。そして判定ブロツク３１４にて、上記の
繰り返し試行が成功したか否かを監視する。もし
試行が成功（YES）すれば、プログラムルーチ
ンはブロツク３０８の確認出力のステツプに戻
る。他方、Ｎ回の試行の後にも通信の保全性が確
立しない場合、マイクロプロセツサの制御プログ
ラムは、ブロツク３１６に示すように、マスター
多重コントローラとモニター多重コントローラの
役割を切り替え、多重コントローラ２４をモニタ
ーにし、多重コントローラ２４′をマスターにす
る。このようの機能の切り替えは、各多重コント
ローラの制御レジスタの関連する段に送られる関
連ビツトの論理状態を逆転させることによつて行
われる。つぎにブロツク３１８に示されるよう
に、マイクロプロセツサのプログラムは、以前の
モニター、すなわち現在のマスターである多重コ
ントローラ２４′を通じて、その遠隔多重コント
ローラ１４との通信を最高Ｎ回試みる。判定ブロ
ツク３２０では、再割り付けした多重コントロー
ラを用いて試みた通信の成否を判定する。もし成
功ならば、ブロツク３２２により次のように判断
される。すなわち、断線などにより、多重コンピ
ユータは元のマスター多重コントローラ２４を通
じての特定の遠隔多重コントローラのアドレツシ
ングに失敗しており、新しいマスターである多重
コントローラ２４′を用いて、その遠隔多重コン
トローラをアドレツシングする必要があると判断
する。ブロツク３２２では、メモリ内の複数のフ
ラグをセツトすることにより、断線を表示し、マ
スターとして割り付けられた多重コントローラ２
４を通じて上記特定遠隔多重コントローラと通信
を行うように指示する。しかし万が一、ブロツク
３２０の判定結果がNOとなつた場合には、当該
遠隔多重コントローラは、ブロツク３２３に示さ
れるように、可能なRemuxアドレス系統から除
外される。

プログラムの流れが流れ図の幹部分、すなわち
ブロツク３１０の出口およびブロツク３２４の入
口に戻れば、多重コントローラ２４または２４′
を通じて、この時点までに指定された遠隔多重コ
ントローラに達する有効な経路が確立している。
そうでなければ、あるアドレスはシステムから除
外されている。ブロツク３２４では、すべての有
効な遠隔多重コントローラ（Remux）アドレス
が割り付け済みであるか調べられる。そうでなけ
れば、つぎの遠隔多重コントローラ・アドレスを
得るための命令がブロツク３２６により発行さ
れ、その後、ルーチンはブロツク３０４の入口点
に戻る。すべての遠隔多重コントローラに対し割
り付けが完了すると、割り付けルーチンは停止す
る。

つぎに第１２図を参照して説明する。この図に
は、多重コンピユータ１２および各遠隔多重コン
トローラ１４との間の“可”および“不可”通信
に関係する判定ルーチンが示されている。このル
ーチンの入口３５０においては、マスター多重コ
ントローラと１つの遠隔多重コントローラとの間
で通信が行われており、マスターから送信された
アドレスおよびコマンドと、マスターがある遠隔
多重コントローラから受信したアドレスおよび応
答がメモリ２５に格納されている。ステツプ350
は、マスターおよびモニター多重コントローラ２
４，２４′の両方のステータスレジスタを読み込
むためのステツプである。その読み込まれた情報
に基づいて、その後様々な判定が行われる。

まずブロツク３５２で、マスターの“通信終
了”フラグがセツトされているか否かがチエツク
される。もし通信が終了していないようであれ
ば、ルーチンはブロツク３５６，３５８，３６
０，３６２から成る枝へ分岐する。ブロツク３５
６は判定論理“１通信時間待機”を要求する。ブ
ロツク３５８は、“再送”回数をインクリメント
する。ブロツク３６０は、“再送”回数が最大値
に達したか調べる。ブロツク３６２は、“再送”
回数が最大値でなければ、メツセージを再送す
る。もし、“再送”回数が最大値であれば、ルー
チンは第１１図に示されている割り付けルーチン
の“割り付け”入口点４００へジヤンプする。

ブロツク３５２において、通信が完了している
とする。通常、そうである。この場合、ブロツク
３５４で遠隔多重コントローラからマスターに送
られたCRCの妥当性判定が行われる。そのCRC
が妥当でない場合、すなわちCRCが一致しなか
つた場合、ルーチンは判定チエーンに分岐するこ
の判定チエーンにおいては、まずブロツク３６４
で、マスターにより受信されてマイクロプロセツ
サ２２に送られたアドレスが、16進のFFすなわ
ちオール１であるか調べられる。このような条件
のアドレスは無効であり、通常、多重データ線１
６がオープンになつて、論理１レベルに引き上げ
られた場合にだけ生じる。そのアドレスがFFで
なければ、ステツプ358において、“再送”回数が
インクリメントされ、ステツプ362により再送回
数が最大値になるまでメツセージが再送される。
そのアドレスがFFの場合は、ステツプ366におい
て、前半の（すなわちマスター側送信の）CRC
についてのエラー判定が行われる。エラーでなけ
れば、“メツセージ再送”ルーチン３５８−３６
２および４００が実行される。エラーの場合は、
ブロツク３６８において、モニターステータスビ
ツトのチエツクが行われ、後半（すなわち遠隔多
重コントローラの回路）のCRCのエラー判定が
行われる。エラーでなければ、“メツセージ再送”
ルーチン３５８−３６２および４００が実行され
る。エラーの場合は、ブロツク３７０においてモ
ニターステータスビツトのチエツクが行われ、マ
スターおよび遠隔多重コントローラより送信され
たアドレスが不一致であるか判定される。これら
のアドレスが一致した場合は、“メツセージ再送”
ルーチン３５８−３６２および４００が実行され
る。一致しない場合は、ブロツク３７２におい
て、“再送”回数がある値Ｘであるか判定するた
めのチエツクが行われる。この“再送”回数がＸ
ならば、第１１図の割り付けルーチンの入口点４
００へジヤンプする。

再び“可−不可”処理ルーチンの幹のブロツク
３５４に戻り、遠隔多重コントローラからマスタ
ーに送られたCRCが正常ならば、マスターの送
信したアドレスと遠隔多重コントローラからマス
ターが受信したアドレスとの比較が行われる。こ
の比較は、マイクロプロセツサ２２のソフトウエ
アによつて為されるものであり、ブロツク３７４
および３７６で示されている。そのアドレスが一
致しない場合は、“メツセージ再送”ルーチン３
５８−３６２および４００が実行されるが、まず
オプシヨンの“高速リフレツシユ”が行われる。
この“高速リフレツシユ”は、遠隔多重コントロ
ーラの出力を回復させるため“リフレツシユルー
チン”（図示せず）を促進させるように働くもの
である。アドレスが一致した場合には、マスター
で受信されマイクロプロセツサ２２へ送られた応
答がブロツク３８０にて調べられ、それが16進の
FFであるか判定される。FFならば、“メツセー
ジ再送”ルーチン３５８−３６２および４００が
実行される。FFでなければ判定ブロツク３８２
へ進み、“ラインブレーク”フラグが“割り付け”
ルーチンのブロツク３２２においてセツト済みで
あるかチエツクされる。“ラインブレーク”フラ
グがまだセツトされていない場合は、ブロツク３
８４に進み、モニターの“通信終了”ステータス
ビツトがセツト済みであるか調べられる。セツト
済みならば、ブロツク３８６に示されるように、
次に通信シーケンスに進むことができる。なお、
モニターの“通信終了”ステータスのチエツク
を、判定チエーンのもつと前のほうで行つておい
てもよい。同様に、ブロツク３２２における“ラ
インブレーク”フラグがセツト済みであり、マス
ターおよびモニターがその状況を補うように割り
付け済みであることを表示している場合は、次の
通信シーケンスに進むことができる。モニターの
“通信終了”フラグがセツトされていない場合は、
ルーチンはブロツク３８８の“１通信時間待機”
に分岐し、次に“メツセージ再送”ルーチン３５
８−３６２および４００へ進む。

前述の“可−不可通信“ルーチンは複数の保全
性チエツクを統合したものであり、断線が存在し
てマスターおよびモニター多重コントローラの再
割り付けが必要であると推定する前に、通信の再
送を何回か予め試みるためのものである。

ここで、第１図、第２図、第３図Ａおよび第３
図Ｂに詳細に示されている本発明の１つの特徴に
ついて説明する。これらの図には、多重システム
１０を様々な期間に低電力モードで動作させるた
めの仕組みが示されており、特にその１部が破線
ブロツク５００として第２図に示されている。シ
ステムの電源は一般に自動車の12ボルト蓄電池で
あり、その容量が限られているから、多重システ
ム１０全体の消費電力をできるだけ減らし、電源
の寿命延すように工夫されている。特に、マイク
ロプロセツサ２２、システムクロツク源２８、
ROM２７、およびデコード制御論理３４、すな
わち第３図Ａの全回路からなる多重コンピユータ
１２の部分（第２図の５００）の消費電力の低減
が図られている。

いわゆる“睡眠”モードによる多重システム１
０の低電力動作の機能的説明を行う前に、このモ
ードに利用されるマイクロプロセツサ２２の外部
回路について説明する。特に第３図Ｂを参照する
と、図示の回路はすべて自動車の蓄電池などから
引き出された＋5Vの電源電圧に常時接続されて
いる。この回路はマイクロプロセツサ２２の制御
に使用され、また低電力“睡眠”モードを実行
し、その後にシステムを“再開”させるために用
いる様々なタイミング機能を生じさせるものであ
る。

50KHz発振器３０は一般的なRC発振器の構成
であり、８段のカウンタ３２のクロツク入力CK
１に50KHz信号を供給する。このカウンタの各段
は、その１段目のQ_a出力に25KHzの方形波信号を
発生するように接続され、この方形波信号はマス
ターおよびモニター多重コントローラ２４，２
４′にMUXCLKとして与えられる。カウンタ３
２の最終段Q_d出力はカウンタ３３のクロツク入
力CK１に接続され、リツプルダウンカウントさ
れる。しかし、ここで重要なことは、カウンタ３
２の後半用のリセツト入力CL２、およびカウン
タ３３の前半用のリセツト入力CL１は、これら
カウンタ部分をリセツトするように働き、リセツ
ト信号が供給されたときに、これらカウンタの計
数サイクルを変更するということである。リセツ
トパルスはマイクロプロセツサ２２によつて制御
されるものであり、通常はNMI〓パルスに続い
て発生する。

カウンタ３３の第１段のQ_a出力は線５１０を
介してANDゲート５１２の一方の入力に与えら
れ、このANDゲート５１２の出力は線５１４を
介してカウンタ３３の後半のリセツト入力CLに
供給される。カウンタ３３の第２段出力Q_cは線
５１５を介してNANDゲート５１６の一方の入
力に印加され、このNANDゲートの出力はＤ−
フリツプフロツプ５１８のＤ入力に供給される。
カウンタ３３の第４段出力Q_dは線５１９を介し
てANDゲート５２０の一方の入力に与えられ、
また、そのカウンタ３３の後半のクロツク入力
CK２に供給される。カウンタ３３の第８段出力
Q_dは線５２２を介してインバータ５２３の入力
に接続され、またリセツト信号RESETを発生す
る。このRESET信号は、第３図Ａのインバータ
５２４を介してマイクロプロセツサ２２に対する
RESET〓入力となり、またマスターおよびモニ
ター多重コントローラ２４，２４′のMR〓入力
に供給される信号PUR₂となる。

線５２２に現れる信号は、破線３５で囲まれた
電源制御回路の一方の入力となる。この電源制御
回路３５は、低電力動作すなわち“睡眠”モード
動作の始動および停止を行うものである。電源制
御論理３５には、インバータ５２３の他に、Ｄ−
フリツプフロツプラツチ５２６、ANDゲート５
２８およびMOSFETなどのゲート制御電力スイ
ツチ５３０が含まれている。

ANDゲート５１６、Ｄ−フリツプフロツプ５
１８，５３２およびNANDゲート５３４は、カ
ウンタ３２，３３と協働して後述するように
20ms間隔で割り込み信号を発生し、また第２図
のパルス発生回路３６に応動する論理を構成して
いる。

通常動作中においては、Ｄ−フリツプフロツプ
５１８は、マイクロプロセツサ２２のプログラム
動作を制御するためのマスク不可能割り込み信号
NMI〓を発生する。このNMI〓信号は、システ
ムに初めて電源が投入されてリセツトパルス
PUR１が発生してから20ms後に、最初に発生す
る。その後は、マイクロプロセツサが電源を入れ
られ通常の動作を行つている期間に、NMI〓割
り込み信号は20ms間隔で発生する。NMI〓信号
は、フリツプフロツプ５１８のＤ入力が20ms間
隔で論理１になつた後、最初のメモリ要求信号
MREQ〓がフリツプフロツプ５１８のクロツク
入力CKに与えられた時点に、同フリツプフロツ
プのＱ〓出力に生じる遷移信号である。フリツプ
フロツプ５１８のＤ入力は、カウンタ３３の出力
線５１５によつて20ms間隔でイネーブルされる
が、そのようになるのは、システムが“オン”な
いし“目覚め”モードにある時、すなわち、線５
５０に信号が現れてANDゲート５１６の他方の
入力に加わる時に限られる。このMREQ〓信号
は、Ｄ−フリツプフロツプ５３２のCK入力にも
与えられる。このＤ−フリツプフロツプ５３２の
Ｄ入力は、フリツプフロツプ５１８のＱ出力と接
続されており、またＱ〓出力はNANDゲート５
３４の一方の入力となる。NANDゲート５３４
の他方の入力には、フリツプフロツプ５１８のＱ
出力が接続される。従つて、NANDゲート５３
４の出力線５５２にNMI〓パルスと同時に20ms
間隔でリセツト信号が発生し、次のMREQ〓信
号が来るまで発生し続ける。線５５２に生じるリ
セツト信号はＤ−フリツプフロツプ５３６のCL
〓入力に加わり、このＤ−フリツプフロツプ５３
６はタイマリセツト論理５３８，５４０，５４２
を再びイネーブル状態にする。

フリツプフロツプ５３８，５４０は、電源の初
期投入時に、電源投入リセツトPURIにより初め
にクリアされる。さらに、フリツプフロツプ５３
６のＱ〓出力は、各NMI〓信号に続いて線５５
２に生じる信号により論理１にセツトされる。こ
の動作によつてフリツプフロツプ５３８，５４０
はセツトされ、NANDゲート５４２の入力に接
続されたそれらのＱ〓出力は、それらのクロツク
入力CKに50KHzクロツクが印加された時に、そ
れぞれ論理０および論理１となる。それ故に、そ
の時にANDゲート５４２の出力は０となつて、
タイマー３２，３３をリセツトしないようにな
る。しかし、マイクロプロセツサ２２が通常動作
中の場合には、マイクロプロセツサ２２はNMI
〓パルスに応答後、タイマーリセツト信号
TIMERSTを発生する。このタイマーリセツト
信号はフリツプフロツプ５３６のクロツク入力
CKに加わつて、まずそのフリツプフロツプを反
転させ、つぎにその後に続くフリツプフロツプ５
３８，５４４を反転させる。その結果、ANDゲ
ート５４２の出力は論理１に変化する。このよう
にANDゲート５４２の出力に論理１が出ると、
カウンタ３２の後半の４段およびカウンタ３３の
前半の４段がリセツトされる。通常動作において
は、リセツト信号TIMERSTはほぼ20ms間隔発
生するため、カウンタ３３は、第３段出力線５１
５の20ms出力に続き、次にカウントアツプする
以前にリセツトされる。

マイクロプロセツサ２２が正しく動作しなかつ
たり、電源が切断されていたり、若しくは“死ん
だ”状態になつたりして、カウンタのリセツト回
路へのTIMERST信号を発生しない場合、カウ
ンタ３２，３３はもはやリセツトされないため通
常のリツプルダウンカウントを継続する。このよ
うな場合、カウンタ３３は、通常ならばリセツト
されるはずの20ms時間を越えてカウントし続け、
40ms時間に達すると、線５１９に論理１が発生
し、これがNANDゲート５２０に入力する。こ
の時に、正常に電源が投入されている動作期間と
同様にNANDゲート５２０の他方の入力が論理
１であると、そのNANDゲートから倫理１信号
が出力され、これが線５５６を介してラツチ５２
６のPR〓入力に加わるため、このラツチのＱ出
力が論理１にセツトされる。重要なことは、電力
MOSFET５３０は、そのゲート入力が論理０の
時に“オン”状態となつて＋5V_swを出力し、ゲ
ート入力が論理１の時にオフするということであ
る。フリツプフロツプ５２６のＱ出力は、線５５
８を介してFET５３０の制御ゲートに接続され
ているから、そのＱ出力が論理１になつた時に、
このFETはオフして＋5V_swは回路５００から切
り離される。＋5V_sw電源がマイクロプロセツサ２
２から切り離された時は、システムは“電源断”
すなわち“睡眠”モードに入る。

カウンタ３３は40ms時間を越えてカウントダ
ウンし続けると、マイクロプロセツサを電源断す
なわち“睡眠”モードにするため、その結果とし
て、ある時間後にリイネーブル信号すなわち“覚
醒”信号を生じる。具体的に説明すれば、最後の
NMI〓割り込みから約654msを経過した時に、
タイマー３３の最終段が論理１になり、これが線
５２２を介して前述のリセツトパルスRESETと
なり、また電源制御回路３５内のインバータ５２
３の覚醒信号となる。そうすると、インバータ５
２３はラツチ５２６のリセツト入力CL〓に０を
与えて、そのＱ出力を論理０にリセツトする。そ
の結果、FETスイツチ５３０が“オン”して、
マイクロプロセツサ２２およびその他の回路５０
０に再び電源を供給する。このように、この論理
は“監視”状態の後に、マイクロプロセツサ２２
を作動モードに復帰させる試みを繰り返して行
う。すなわち、マイクロプロセツサ２２の再スタ
ートを繰り返し試みるが、毎回電源を切断してか
ら再投入し、その再投入の際にリセツト信号
RESETをマイクロプロセツサに供給して初期化
する。マイクロプロセツサ２２の再スタートが成
功した場合には、マイクロプロセツサ２２は再び
TIMERSTパルスを発生し、タイマーカウンタ
３２，３３をリセツトして、それ以降の“監視電
源断”を抑止する。

“覚醒”時に電源制御ラツチ５２６のＱ〓出力
が論理１になると、この論理１が線５５０を介し
てANDゲート５１２の一方の入力に加わる。そ
れから僅かな時間すなわち5ms遅れて、カウンタ
３３の第１段からパルスが出て線５１０を介し
ANDゲート５１２の他方の入力に与えられるた
め、リセツトパルスが線５１４を介してカウンタ
３３に送られ、その後半がリセツトされる。

ここまでは、リセツトパルスTIMERSTが発
生しないことによる監視回路のタイムアウトに応
答した電源断の開始との関連で、電源制御回路
（スイツチ）３５について説明した。しかし、こ
の電源制御回路３５は、マイクロプロセツサ２２
ら出される制御信号に応答してマイクロプロセツ
サ２２の電源を切断して、それを“睡眠”モード
にさせるように使用することもできる。具体的に
説明すると、“睡眠”モードに入りたい場合には、
マイクロプロセツサ２２は“電源断”ストローブ
信号PWRSTBをタイマーデコード論理３４Ｃを
介して送出することができる。このPWRSTB信
号は電源制御ラツチ５２６のクロツク入力CKに
加わる。ラツチ５２６のＤ入力は論理１に保持さ
れているから、PWRSTB信号が加わるとそのＱ
出力が論理１にセツトされ、電力FET５３０を
オフさせる。このようにして、マイクロプロセツ
サ２２は、それ自体および他のブロツク５００内
の回路を“睡眠”モードにすることができる。こ
れにより、多重データ線１６を用いたすべての通
信が停止し、線１７のMUXCLK信号はオフす
る。

“睡眠”モードを開始させるPWRSTBは、
TIMERSTパルスが発生してからすぐに発生す
るように、すなわちカウンタ（タイマー）３２，
３３のリセツトとほぼ同時に発生するように、予
めタイミングが決められている。したがつて、カ
ウンタ３２，３３の開始時刻は、PWRSTBによ
つて“睡眠”モードが開始される時刻とほぼ同時
になる。654msの時間経過してカウンタ３３３の
出力線５２２が論理１になつた時に、電源制御レ
ジスタ５２６の状態が反転してFET電力スイツ
チ５３０が再びオンし、マイクロプロセツサ２２
およびその他のブロツク５００内の回路を“覚醒
すなわち電源投入”させる。

さらに電源制御スイツチ３５は、ANDゲート
５２８およびインバータ５６６を介してチツプセ
レクト信号CS〓を送出し、これはマスターおよ
びモニター多重コントローラ２４，２４′のCS〓
入力に供給される。マイクロプロセツサに電源が
供給されている状態において、CS〓信号がその
アクテイブな状態であるLOWになると、このCS
〓信号により多重コントローラはマイクロプロセ
ツサ２２からの制御信号を受け付け可能となる。
他方、“電源断”の期間すなわちモードにおいて
CS〓信号がHIGHになると、多重コントローラ
２４，２４′はマイクロプロセツサ２２からの信
号を全く受け付け得なくなり、線１７上の
NUXCLK信号をその期間HIGHレベルに保持す
る。

さらに、電源制御回路３５は、ANDゲート５
２８およびNANDゲート５６８を介して、RAM
２６を抑止するように動作する。すなわち、シス
テムが“電源断”または“睡眠”モードである限
り、NANDゲート５６８の他方の入力に加わる
RAMイネーブル信号RAMENBによつてRAM
２６がイネーブル状態にされないようにする。こ
のような構成にする理由は、“電源断”モード期
間にはRAM２６をイネーブルすべきでないこと
と、“電源断”モード期間内、若しくは、そのモ
ードになつた時点に、RAMデコード回路３４Ｂ
がたまたまイネーブル信号RAMENBを発生する
可能性があるからである。

つぎに第１３図の機能流れ図にしたがつて、多
重コンピユータ１２および遠隔多重コントローラ
１４の動作を説明する。この図はシステムを低電
力の“睡眠”モードに移行させる場合、およびそ
の後に“電源投入”ステータスに復帰させる場合
について示している。このルーチンは基本的に
は、マイクロプロセツサ２２のプログラムによつ
て制御されるが、このようなプログラムは当業者
であれば以上の説明と流れ図から容易に具現でき
るはずである。前述したように、また以下さらに
説明するように、このルーチンの一部はハードウ
エアであるタイマーおよび電源制御回路３５に依
存する。

前述した様々な“必須”の主要な電気的機能
は、自動車の点火スイツチの状態と関係なく作用
しなければならない機能である。例えば、ランプ
（外部灯、前照灯、警告灯など）は何時でも動作
可能でなければならず、したがつて“必須”機能
である。他方、ワイパーは点火スイツチが“オ
ン”して“RUN”または“ACCESSORY”の位
置にあるときに働けばよく、したがつて“非必
須”機能である。このような“必須”機能が存在
するために、多重システム１０は、点火スイツチ
を経由させることなく自動車のバツテリーから直
接給電される。しかし、“睡眠”モードが用意さ
れているので、非動作状態の期間、例えば自動車
が駐車している期間においては、多重システムに
よるバツテリーの電力消費は自動的に減少する。
“睡眠”モードおよび“必須”スイツチ入力１４
６は、たとえシステムが“睡眠”モードになつて
いても、システムが必須入力に対してある妥当な
時間内に応答するように構成されている。

第１３図を参照して説明する。マイクロプロセ
ツサ２２はブロツク６００に示されるように、点
火スイツチを周期的に監視する。点火スイツチが
遠隔多重コントローラ１４のＢ側チヤタリング抑
圧回路１４４B₁に接続され、また必須スイツチ
レジスタ１４６₁に接続される。判定ブロツク６
０２では、点火系統が“オフ”であるか否かを調
べ、“オフ”でなければ直ちにブロツク６３０に
ジヤンプする。このブロツク６３０では、システ
ムに“オン”または“電源投入”状態を維持する
ように指示し、またオペレータからの指令を処理
する。点火系統が“オフ”している場合は、ルー
チンはステツプ604に進み、“睡眠”判定処理を開
始する。

この“睡眠”判定処理の最初の判定は、ブロツ
ク６０６に示されるように、外部灯系統または警
告灯系統（若しくは他の“必須”機能）が“オ
ン”であるか否かを調べることである。何れかの
系統が“オン”であれば、システムを“オン”状
態に維持させるためにブロツク６３４へ進む。し
かし、何れの系統も“オン”になつていない場合
は、ブロツク６０８に示されるように10秒間の監
視時間をおき、その間、電源を維持する。この10
秒の監視時間はブログラムによつて測定される。
この10秒の監視期間に、ブロツク６１０に示され
るように、システムの入力が継続的に走査され、
その監視期間に“必須”機能または点火スイツチ
の何れかが操作されたか判定ブロツク６１２で判
定される。操作されたならば、システムはブロツ
ク６３０に示されるように、各スイツチに状態を
読み込んで運転者の指令を処理し、その後、ブロ
ツク６００へ戻る。10秒の監視期間内にスイツチ
が全く操作されない場合は、ステツプ616で“睡
眠”モードに入るように判定される。

“睡眠”モードシーケンスにおいては、まずブ
ロツク６１８で、全遠隔多重コントローラ１４を
低消費電力モードににさせるための準備を行う。
すなわち、遠隔多重コントローラのラツチ出力回
路１４０Ａ，１４０Ｂを、負荷が非駆動状態とな
るように設定し、またMUXCLKを“オフ”させ
る。このように負荷を非駆動状態にさせることに
より、外部の電子的な駆動部分の消費電力が最少
となる。またMUXCLKを“オフ”させると、多
重コントローラおよび遠隔多重コントローラの消
費電力が最少となる。これは、CMOSデバイス
の消費電力は、デバイス内のゲート遷移数に直接
関係するからである。つぎに、ブロツク６２０に
示されるように、ソフトウエアによつて電源断ス
トローブパルスPWRSTBが発生され、電力スイ
ツチラツチ５２６に与えられる。ブロツク６２２
では、PWRSTBパルスおよびラツチ５２６に多
重コンピユータ回路（第２図の破線枠５００）の
＋5V_sw電源をオフさせるように指示する。多重
コンピユータ回路５００の電源は、654ms間“オ
フ”されるように時間調整されている。この時間
調整を示すブロツク６２４に至る破線経路はハー
ドウエア機能であり、この調整時間の最後に当該
電力は再投入される。

ブロツク６２６に示されるように、６５４ms
時間経過後にシステム全体に再び電源が供給され
ると、MUXCLKが再び遠隔多重コントローラに
供給され、それらの“必須”スイツチレジスタ回
路１４６が照会される。つぎに判定ブロツク６２
８において、直前の654msの“睡眠”期間に、
“必須”スイツチの何れかに変化が生じたか判定
される。そのような変化が生じなければ、ルーチ
ンはブロツク６２０に戻つて再び“睡眠”モード
に入る。しかし、“必須”スイツチの変化が生じ
た場合は、ルーチンはブロツク６３０に進み、継
続的にスイツチの状態を読み込み運転者からの指
令を処理する。その後、ブロツク６００におい
て、“低電力”の判定を再開する。ここまでの説
明から理解されるように、“必須”スイツチレジ
スタ１４６₁からの入力だけに基づいて応答動作
がなされるものではない。そうではなくて、シス
テムは、その後の“電源投入”期間に対応するＢ
側チヤタリング抑圧スイツチにさらに確認を求め
る。“睡眠”モード期間において多重システム１
０に必要な電力は、電源投入期間における電力の
10パーセント未満であるので、平均消費電力は
“睡眠”期間を長くするほど少なくなるが、むや
みに長くしたのでは必須スイツチからの入力に対
する応答が許容限度を越えてしまう。従つて、
“睡眠”時間は250ないし750msの範囲が現実的で
ある。また“睡眠”期間における自動車の12Vバ
ツテリーの定常電流は、10ミリアンペアが達成さ
れている。

以上、実施例について本発明を説明したが、当
業者であれば、特許請求の範囲に記載した本発明
の精神および範囲を逸脱することなく、種々の変
形が可能であることは明らかである。

【図面の簡単な説明】

第１図は本発明による通信システムの構成ブロ
ツク図である。第２図は第１図に示した通信シス
テムの一部を構成する多重コンピユータの一般化
した概略ブロツク図である。第３図Ａおよび第３
図Ｂは第２図の多重コンピユータをより詳細に示
す概略ブロツク図であり、第３図Ａの回路全体は
スイツチ制御により電源を供給され、第３図Ｂの
回路全体は常時給電される。第４図は前記多重コ
ンピユータに用いられているマスター／モニター
多重（MUX）コントローラの概略ブロツク図で
ある。第５図は第４図に示したコントローラに関
連する信号の波形図である。第６図は第１図に示
した通信システムに用いられている遠隔多重コン
トローラの概略ブロツク図である。第７図は前記
遠隔コントローラに関連するチヤタリング抑圧回
路およびラツチ回路の概略図である。第８図は第
７図の回路の説明用波形図である。第９図は第７
図の回路に用いられている集積回路装置と一緒に
用いられるアドレス入力および信号出力回路の概
略図である。第１０図は第９図の回路の説明用波
形図である。第１１図は前記通信システムの通信
保全性が得られるように前記多重コントローラを
マスターおよびモニターとして割り付けるための
判定制御ルーチンの流れ図である。第１２図は直
列通信の保全性の評価に関連する判定制御ルーチ
ンの流れ図である。第１３図は前記通信システム
の動作の“睡眠”モードに関連する判定制御ルー
チンの流れ図である。 １０……通信システム、１２……多重コンピユ
ータ、１４……遠隔多重コントローラ、１５……
通信バス、２２……マイクロコンピユータ、２４
……多重コントローラ（マスター）、２４′……多
重コントローラ（モニター）、２５……メモリ、
４０……データバス、４２……アドレスバス。

Claims (1)

1. 【特許請求の範囲】 １ チヤタリングを抑圧し、かつ同期クロツキン
   グしたデジタル信号を単投スイツチから得るチヤ
   タリング抑圧回路であつて、 開状態と閉状態とをとり得る単投入力スイツチ
   の操作に応じて論理レベルが変化し、かつスイツ
   チチヤタリングの影響を受けやすい入力信号電圧
   を発生する手段と、 ２つの入力を有し、その一方の入力に前記入力
   信号が結合される排他的論理和ゲート手段と、 データ入力、クロツク入力、および相補出力端
   子Ｑ，Ｑ〓を有する出力データラツチとを備え、
   前記クロツク入力にクロツク信号が入力した時に
   前記データ入力に現れる論理データレベルが前記
   出力端子Ｑにラツチされ、前記相補出力端子の一
   方はチヤタリングが抑圧され、かつ同期クロツキ
   ングされた前記入力信号電圧に基づくデジタル信
   号を発生し、前記出力端子Ｑ〓が前記ラツチのデ
   ータ入力に結合されて、前記ラツチのクロツク入
   力にクロツク信号が入力した時に前記相補出力端
   子が反転せしめられ、 また、前記ラツチの出力端子Ｑの信号を前記排
   他的論理和ゲート手段の他方の入力に与えること
   により、前記排他的論理和ゲート手段の前記２入
   力が相違する時のみ前記排他的論理和ゲート手段
   の出力を論理１レベルにせしめる手段と、 周期がT_dbの同期クロツク信号を供給する手段
   と、 前記排他的論理和ゲート手段の出力および前記
   同期クロツク信号に応答し、前記同期クロツク信
   号に同期してラツチクロツク信号を前記出力デー
   タラツチのクロツク入力に与えることにより、前
   記入力信号電圧が状態を変化して、少なくとも捕
   獲時間間隔T_db＋T_aのあいだその状態を維持した
   場合のみ前記チヤタリング抑圧出力端子の信号を
   反転させる論理手段とを備え、前記T_aは前記入
   力信号の最初の状態変化からその次に前記同期ク
   ロツク信号が発生するまでの可変時間であること
   を特徴とするチヤタリング抑圧回路。 ２ 前記同期クロツク信号は位相が180°異なる一
   対の相補クロツク信号からなり、 前記論理手段はNANDゲートと、ANDゲート
   と、およびデータ入力、クロツク入力および相補
   出力端子Ｑ，Ｑ〓を有する第２のデータラツチか
   らなり、前記排他的論理和ゲート手段の出力信
   号、一方の位相の前記同期クロツク信号、および
   前記第２のデータラツチの出力端子Ｑの信号が前
   記NANDゲートの各入力に印加され、前記
   NANDゲートの出力が前記ラツチクロツク信号
   として前記出力データラツチに与えられ、前記排
   他的論理和ゲート手段の出力信号および前記第２
   のデータラツチのＱ出力信号が前記ANDゲート
   の各入力に印加され、前記ANDゲートの出力が
   前記第２のデータラツチのデータ入力に与えら
   れ、かつ他方の位相の前記同期クロツク信号が前
   記第２のデータラツチのクロツク入力に印加さ
   れ、しかして前記捕獲時間間隔が確定するように
   したことを特徴とする特許請求の範囲第１項記載
   のチヤタリング抑圧回路。 ３ 前記出力データラツチおよび前記第２のデー
   タラツチはそれぞれプリセツト信号に応答してプ
   リセツト可能であり、 さらに、プリセツト信号を前記出力データラツ
   チおよび前記第２のデータラツチに供給すること
   により、すべての入力信号の入力前に前記各ラツ
   チの各出力端子をプリセツトする手段を備えるこ
   とを特徴とする特許請求の範囲第２項記載のチヤ
   タリング抑圧回路。