JPH0443472A - 神経回路網型計算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　（第６図〜第８図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 本発明の全体的な構成の説明（第１図）本発明の一実施
例　（第２図〜第３図）本発明の他の実施例（第４図〜
第５図）発明の効果 〔概　要〕 多層構造型およびフィードバック型の両方のネットワー
クとして使用可能な神経回路網型計算装置に関し、 神経回路網型計算装置における計算の高速化を達成する
と共に、各要素チップのハード量を小さくすることを目
的とし、 入力層、少なくとも１層の中間層および出力層で構成さ
れた多層構造のネットワークとして機能する神経回路網
型計算装置であって、並列的に設けられ、前記中間層お
よび前記出力層として機能する複数の要素チップと、該
各要素チップに対してそれぞれ設けられ、該各要素チッ
プの出力を受け取って保持すると共に順次シフトするシ
フトレジスタと、該シフトレジスタの端部に設けられ、
末端のシフトレジスタから順次送られて来る前記要素チ
ップの出力に対してシグモイド関数を施すシグモイド関
数発生器と、該シグモイド関数発生器の出力および前記
入力層からのデータを選択して前記複数の要素チップに
対して並列的に供給するブロードキャストチップとを具
備するように構成する。

〔産業上の利用分野〕

本発明はニューラルネットワーク（神経回路網）のハー
ドウェアシミュレータに関し、特に、多層構造型および
フィードバック型の両方のネットワークとして利用可能
な神経回路網型計算装置に関する。

近年、ニューロ技術の応用の要求に伴って、高速なニュ
ーロ動作が可能でハード量の少ない神経回路網型計算装
置が要望されている。

〔従来の技術〕

神経回路網型計算装置にニューラルネットワーク）のモ
デルは大きく分けると、パーセプトロンに代表される多
層構造型のネットワークと、ホップフィールドモデルに
代表される一層だけのフィードバック構造型のネットワ
ークとの２つに分けることができる。

第６図は多層構造型の神経回路網型計算装置を示す図で
あり、入力層、中間層および出力層の三層で構成された
ニューラルネットワークを示すものである。

第６図に示されるように、多層構造型のニューラルネッ
トワークは、ニューロンを模擬したユニットと呼ばれる
素子Ｕと、それらを結ぶ結線りとから構成される。すな
わち、ニューラルネットワークは、ユニットＩＩ、−Ｉ
Ｕ、を有する入力層、ユニットＭＵｌ””’Ｍｕｓを有
する中間層、および、ユニット００１〜ＯＵ、を有する
出力層の３つの層から構成される。各ユニットは、同じ
層のユニットとの間には結合はなく、一つ下（上）の層
のすべてのユニットと結合している。例えば、中間層の
ユニット間、は、入力層の全てのユニッｌ−ＩＵＩ〜Ｔ
Ｕ６と結線Ｌ＋、１によって結ばれ、また、例えば、出
力層のユニットＯｕＩ　は、中間層の全てのユニットＭ
Ｕ、〜ＭＵ、と結線ＬＭＯによって結ばれている。ここ
で、入力層は外部からの入力を受け取る層であり、出力
層はニューラルネットワークの応答を外部へ出力する層
である。また、中間層は、入力層からの信号を加工して
出力層に渡す層である。そして、中間層は、ニューラル
ネットワークにょっては複数の層から構成されることも
ある。

第７図は第６図の多層構造型の神経回路網型計算装置に
使用する各ユニッ）Ｕを示す図である。

第７図に示されるように、ユニット間の結合はそれぞれ
重みを持っている。各ユニット（入力層のユニットは除
く）の働きは、１つ下の層のユニットからの出力（Ｖ＋
〜Ｖ、、）と、そのユニットＵ、との間の結合の重み（
１，〜Ｗ、　ｎ）との積を取ったもの（シ浦８．〜シ、
Ｗ＋　、、）を、すべてのユニットに渡って総和（Σ）
を取り、さらに、成る閾値を加えた量にシグモイド関数
と呼ばれる非線形関数Ｃｆ）を施したものを出力するよ
うになっている。ここで、第に層（ただし入力層は除く
）のｉ番目のユニットＵｉ（ｋ）　　の働きを式で表す
と次のようになる。

■％ｋｌ＝（（ΣｗｉＪ（ｋ−１１■、　（ｋ−１１＋
θ％ｋｌ）ｆ　（Ｘ　）　＝’Ａ　（１＋ｔａｎｈ　（
Ｘ／　Ｘｏ））　　（２）ただし、■、（ｋ−１１は第
（ｋ−１）層のｊ番目のユニットの出力であり、ｗ　、
　、　（ｋ　−１１は第に層のｉ番目のユニットと第（
ｋ−１）層のｊ番目のユニットとの間の結合の重みであ
る。また、θ、　（ｋｌはこのユニットの閾イ直である
。さらに、（２）式はシグモイド関数を表しており、ｘ
ｏはシグモイド関数の形状を決める定数である。

第８図はフィードバック構造型の神経回路網型計算装置
を示す図であり、具体的に、ホップフィールドモデルを
示すものである。

第８図に示されるように、ポンプフィールド型のネット
ワークは、全てのニューロン（ユニット）が互いに結合
している。各ユニットは、他の全てのユニットから信号
を受け取り、その内部状態Ｕ。

を式（３）の微分方程式に従って変えていく。

ここで、Ｉ８は外部からの入力で、上の階層型のネット
ワークの閾値に相当するものである。このユニットの出
力は、多層構造のネットワークと同様に（２）式を用い
て Ｖｉ　＋＝ｆ　（ｕｉ　）　　　　　　　　　　　（４
）と書ける。ネットワークはある初期状態が与えられる
と、（３）式で示される相互作用を繰り返しである定常
状態に落ち着くことになる。

〔発明が解決しようとする課題〕

上述したように、多層構造型およびフィードバック型の
両方のネットワークにおいて、神経回路網の計算には、
前述したような多くの積和演算や関数計算を全てのユニ
ットに対して行わねばならない。そして、この種の計算
は、プログラムを作成して計算機に行わせていたため、
計算が全てのユニットに対して逐次的に行われ、計算に
長い時間を要していた。さらに、上述した神経回路網型
計算装置においては、各ユニット毎にシグモイド関数発
生器を設ける必要があり、また、多層構造型の神経回路
網型計算装置では、各層に対してそれぞれユニットを設
ける必要があった。

本発明は、神経回路網型計算装置における計算の直達化
を達成すると共に、各要素チップのハード量を小さくす
ることを目的とする。

〔課題を解決するための手段〕

第１図・は本発明に係る神経回路網型計算装置の全体的
な構成を示す図である。

本発明の第１の形態によれば、入力層、少なくとも１層
の中間層および出力層で構成された多層構造のネットワ
ークとして機能する神経回路網型計算装置であって、並
列的に設けられ、前記中間層および前記出力層として機
能する複数の要素チップ１５〜１１と、該各要素チップ
１５〜１１に対してそれぞれ設けられ、該各要素チップ
１５〜１１の出力を受け取って保持すると共に順次シフ
トするシフトレジスタ２１〜２５と、該シフトレジスタ
２５〜２１の端部に設けられ、末端のシフトレジスタ２
１から順次送られて来る前記要素チップ１５〜１１の出
力に対してシグモイド関数を施すシグモイド関数発生器
３０と、該シグモイド関数発生器３０の出力および前記
入力層からのデータを選択して前記複数の要素チップ１
５〜１１に対して並列的に供給するブロードキャストチ
ップ４０とを具備することを特徴とする神経回路網型計
算装置が提供される。

また、本発明の第２の形態によれば、フィードバック構
造のネットワークとして機能する神経回路網型計算装置
であって、並列的に設けられ、それぞれに初期状態が予
め与えられている複数の要素チップ１５〜１１と、該各
要素チップ１５〜１１の出力を受け取り、該各要素チッ
プ１５〜１１の出力を保持すると共に順次シフトするシ
フトレジスタ２５〜２１と、該シフトレジスタ２５〜２
１の端部に設けられ、該シフトレジスタ２５〜２１によ
り送られてくる前記要素チップ１５〜１１の出力に対し
てシグモイド関数処理を行うシグモイド関数発生器３０
と、該シグモイド関数発生器３０の出力および入力デー
タを選択して前記複数の要素チップ１５〜１１に対して
並列的に供給するブロードキャストチップ４０とを具備
することを特徴とする神経回路網型計算装置が提供され
る。

〔作　用〕

本発明の神経回路網型計算装置によれば、複数の要素チ
ップ１５〜１１は、中間層および出力層として機能する
もので、並列的に設けられている。シフトレジスタ２５
〜２１は、各要素チップ１５〜１１に対してそれぞれ設
けられ、該各要素チップ１５〜１１の出力を受け取って
保持すると共に順次シフトするようになっている。また
、シグモイド関数発生器３０は、シフトレジスタ２５〜
２１の端部に設けられ、末端のシフトレジスタ２１から
順次送られて来る要素チップ１５〜１１の出力に対して
シグモイド関数を施すようになっている。さらに、ブロ
ードキャストチップ４０は、シグモイド関数発生器３０
の出力および入力層からのデータを選択して上記複数の
要素チップ１５〜１１に対して並列的に供給するように
なっている。この神経回路網型計算装置は、入力層、少
なくとも１層の中間層および出力層で構成された多層構
造のネットワークとして機能するだけでなく、フィード
バック構造のネットワークとして機能するものである。

そして、本発明の神経回路網型計算装置によれば、積和
演算の機能とローカルメモリを持った集積回路チップＰ
Ｅ、（ユニッ目５〜１１）が１次元に配列され、各ユニ
ット１５〜１１にはブロードキャストチップ４０を通じ
てシリアルに入力データＶｊが供給される。各ユニット
１５〜１１は、ブロードキャストチップ４０から送られ
て来る入力データＶｊ　とローカルメモリに格納されて
いる各々の入力データ■、に対応する重みＷｉｊとの積
の総和を取る。

全ての入力の総和ΣＷ　ｉ　ｊ　Ｖ　ｊが取られると、
それに閾値を加えその結果をシフトレジスタ２５〜２１
に転送する。シフトレジスタ２５〜２１に送られたデー
タは、順にシグモイド関数発生器３０に供給され、１デ
ータずつシリアルに計算される。シグモイド関数発生器
３０から出力されたデータは再びブロードキャストチッ
プ４０に送られる。このように、本発明の神経回路網型
計算装置は、神経回路網の計算を並列に行うハードウェ
アシミュレータとして構成されるので計算を高速化する
ことができ、また、シグモイド関数発生器を各要素チッ
プに設ける必要がないので、要素チップのハード量を削
減することができる。

〔実施例〕

以下、図面を参照して本発明に係る神経回路網型計算装
置の実施例を説明する。

第１図は本発明に係る神経回路網型計算装置の全体的な
構成を示す図である。

まず、多層構造のネットワークの場合を説明するが、簡
単のために中間層は１層だけとする。各層のユニットの
数は、第６図に示すように、入力層は６個、中間層は５
個、出力層は４個となっている。ここで、本実施例の神
経回路網型計算装置における要素チップ（ユニット）の
数は、１つのユニットに対して１つのチップを割り当て
るので、チップは中間層と出力層の内でユニットの数の
多い方の層のユニット数（５個）だけ用意すればよいこ
とになる。また、入力層は、データを中間層のユニット
に出力するだけで、積和演算を必要としないので特に考
慮しなくてもよい。

第２図は本発明に係る神経回路網型計算装置の一実施例
の動作を説明するための図であり、同図（ａ）は、多層
構造型ネットワークにおける入力層→中間層の処理動作
を示し、同図（ｂ）は多層構造型ネットワークにおける
中間層→出力層の処理動作を示している。

第２図（ａ）に示されるように、中間層のユニット（中
間層−１層中間層−５）は、シグモイド関数発注器３０
に近い要素チップ１１から１５までに割り当てられる。

また、第２図（ｂ）に示されるように、出力層のユニッ
ト（出力層−１〜比出力−４）は、シグモイド関数発生
器３０に近い要素チップ１１から１４までに割り当てら
れる。このとき、並列に設けられたユニット１１〜１５
を出力層として使用する場合には、ユニット１５は使用
されないことになる。また、ブロードキャストチップ４
０は、セレクタ４１およびレジスタ４２を備えている。

第３図は第２図の神経回路網型計算装置における各要素
チップの構成を示す図である。同図に示されるように、
各要素チップ１１〜１５は、ローカルメモリ１０１．マ
ルチプレクサ１０５１乗算器１０２．加算器１０３およ
び制御回路１０４を備えている。

ローカルメモリ１０１には、各要素チップ１１〜１５に
人力するデータに対応したウェイト値および閾値がそれ
ぞれ記憶されている。マルチプレクサ１０５は、各要素
チップに入力するデータと所定レベル１°　との一方を
選択して乗算器１０２に供給するものである。乗算器１
０２は、マルチプレクサ１０５の出力およびローカルメ
モ１月０１の出力を乗算するものであり、また、加算器
１０３は、乗算器１０２の出力を順次加算するものであ
る。そして、制御回路１０４は、各要素チップ１１〜１
５に設けられている各種の回路を制御して所定の計算を
行わせるためのものである。

第２図および第３図を参照して、本実施例の動作を説明
する。ここで、各ユニットに対応する要素チップ１１〜
１５のローカルメモ１月０１には、予め必要な重みデー
タがロードされているものとする。

まず、第２図（ａ）に示されるように、中間層の計算は
、ブロードキャストチップ４０のセレクタ４１をホスト
側に切り換える。これにより、ホスト側からブロードキ
ャストチップ４０のレジスタ４２に入力層の第１番目の
ユニットの出力Ｖ、がロードされ、さらに、ブロードキ
ャストチップ４０から全ての要素チップ１１〜１５に対
して第１番目の入力層ユニットの出力Ｖ、がブロードキ
ャストされる。各要素チップ１１〜１５では、第１番目
の入力層ユニットの出力ｖ１と、それぞれが担当する中
間層ユニットと第１番目の入力層ユニットとの間の重み
Ｗｉ。

との積Ｗｉ、　Ｖ　、を乗算器１０２により計算する。

次いで、ブロードキャストチップ４０には、ホストから
第２番目の入力層ユニットの出力ｖ２がロードされ、そ
れを全ての要素チップ１１〜１５にブロードキャストす
る。各要素チップ１１〜１５では、第２番目の入力層ユ
ニットの出力ｖ２と、それぞれが担当する中間層ユニッ
トと第２番目の入力層ユニットとの間の重みＷｉｔとの
積ｗｉ、ｖｚを乗算器１０２により計算し、先はどのＷ
ｉｌＶ、に対して加算器１０３により加え合わせる。

同様にして、入力層の第６番目のユニットの出力まで加
算器１０３により足し合わせると、ローカルメモリ１０
１から閾値（θ、〜θ、）を読み出して該閾値も加算器
１０３により足し合わせる。計算された総和（ΣＷＩｊ
Ｖ、＋θ１〜ΣＷｓｊＶｊ十θ、）は、シフトレジスタ
２１〜２５に送られる。ここで、閾値（外部入力）の加
算は、ローカルメモ１月０１からθ、を読み出し、それ
とマルチプレクサ１０５を介して供給される所定レベル
°１°との掛は算を乗算器１０２で行い、その結果を加
算器１０３で加え合わせるようになっている。

次に、第２図（ｂ）に示されるように、出力層の計算に
おいて、シグモイド関数発生器３０には、中間層−１に
割り当てた要素チップ１１で計算されてシフトレジスタ
２１に送られた第１番目の中間層ユニットへの入力の総
和ΣＷＩＪＶｊ＋θ、が送られて、シグモイド関数ｆを
施して、出力ｖｌをブロードキャストチップ４０に送る
。

以下、前述した中間層の計算と同様に、シグモイド関数
発生器３０は、シフトレジスタ２１〜２５の末端２１か
ら送られてくるデータにシグモイド関数ｆを施して、ブ
ロードキャストチップ４０に転送する。

ブロードキャストチップ４０は、セレクタ４１を切り換
えてシグモイド関数発生器３０から送られて来るデータ
を要素チップ１１〜１５の全てにブロードキャストする
。要素チップ１１〜１５では、供給されたデータ（中間
層の出力に対応するデータ）に重み付けした総和を取り
、最後に閾値を加え合わせてシフトレジスタ２１〜２５
に送る。計算された総和は、シグモイド関数発生器３０
でシグモイド関数を施されて、ネットワークの出力とし
てインターフェースユニットを介してホスト側に送られ
ることになる。

このように、本発明の一実施例である多層構造型の神経
回路網型計算装置によれば、シミュレータのハードウェ
ア化および並列化によって、計算の著しい高速化が達成
できる。また、シグモイド関数の計算をする部分は、外
部に１つだけ設ければ良いので、それぞれの要素チップ
のハード量を小さくすることができる。さらに、中間層
および出力層を構成する要素チップは、一部分でよいた
めに、この観点からもハード量の削減を行うことができ
る。

次に、フィードバック構造型ネットワーク（ホップフィ
ールドモデル）の場合を説明する。

第４図は本発明に係る神経回路網型計算装置の他の実施
例の動作を説明するための図であり、同図（ａ）および
（ｂ）は、フィードバック構造型ネットワークにおける
処理動作を示すものである。

第４図（ａ）に示されるように、ユニット（ユニット１
〜ユニツト５）は、シグモイド関数発生器３０に近い要
素チップ１１から１５までに割り当てられる。また、ブ
ロードキャストチップ４０は、セレクタ４１およびレジ
スタ４２を備えている。

第５図は第４図の神経回路網型計算装置における各要素
チップの構成を示す図である。同図に示されるように、
各要素チップ１１〜］５は、ローカルメモ１月０１．時
間刻み幅保持レジスタ１ｏ６．第１のマルチプレクサ１
０７．第２のマルチプレクサ１０５．第２のマルチプレ
クサ１０５１乗算器１０２．前回内部状態保持レジスタ
１０８．第３のマルチプレクサ１０９．加算器１０３お
よび制御回路】０４を備えている。

ローカルメモリ１０１には、各要素チップ１１〜１５に
入力するデータに対応したウェイト値および閾値がそれ
ぞれ記憶されている。時間刻み幅保持レジスタ１０６は
、各要素チップに入力するデータの時間の刻み輻Δｔを
保持するようになっている。

マルチプレクサ１０７は、時間刻み幅保持レジスタ１０
６の出力とローカルメモリ１０１の出力の一方を選択し
て乗算器１０２に供給するようになっている。

マルチプレクサ１０５は、各要素チップ１１〜１５に入
力するデータ、所定レベル“１°およびフィードバック
された内部状態の内から一つを選択して乗算器１０２に
供給するものである。乗算器１０２は、マルチプレクサ
１０７および１０５の出力を乗算するもので、その出力
は加算器１０３に供給されるようになっている。前回内
部状態保持レジスタ１０Ｂは、各要素チップ１１〜１５
における前回の内部状態ｕｉを保持するもので、その出
力はマルチプレクサ１０９に供給されている。マルチプ
レクサ１０９は、前回内部状態保持レジスタ１０８から
出力される前回の内部状態とフィードバックされたその
回の内部状態の一方を選択して加算器１０３に供給する
ものである。加算器１０３は、マルチプレクサ１０９の
出力と乗算器１０２の出力を加算する。そして、制御回
路１０４は、各要素チップ１１〜１５に設けられている
各種の回路を制御して所定の計算を行わせるためのもの
である。

第４図および第５図を参照して、本実施例の動作を説明
する。ここで、各ユニットに対応する要素チップ１１〜
１５のローカルメモリ１０１には、予め必要な初期状態
のデータがロードされているものとする。

まず、第４図（ａ）に示されるように、フィードバック
構造型ネットワーク（ホップフィールドモデル）の場合
、ユニットの動作を記述する（３）式をシミュレータで
は差分化して解くので、実際には次のようになる。

ここで、ユニットの数は５個とする。このときも、ロー
カルメモリ１０１には、予め必要なデータがロードされ
ているものとする。

まず最初に、各要素チップ１１〜１５において、ローカ
ルメモリ１０１から各ユニットの内部状態の初期値ｕ　
１　（０）が読み込まれ、それがシフトレジスタ２１〜
２５に送られる。シフトレジスタ２１〜２５に送られた
データは、順々にシグモイド関数発生器３０に供給され
てシグモイド関数が施され、ブロードキャストチップ４
０に送られる。ブロードキャストチップ４０は、シグモ
イド関数発生器３０から送られてきたデータを全ての要
素チップ１１〜１５にブロードキャストする。

次に、第４図（ｂ）に示されるように、要素チップ１１
〜１５は、ブロードキャストチップ４０から送られてく
るユニットの出力値ＶＪに重みＷ　ｉ　ｊを掛けて総和
ΣＷ　ｉ　ｊ　ｖｊを計算する。ここで、これらの重み
Ｗ！Ｊは、各要素チップ１１〜１５内のローカルメモリ
１０１に記憶されている。そして、最後に、閾値１．を
加えると共に、全体に時間の刻み幅ΔＬを掛け、それに
前回の内部状態の値ｕｉを加え合わせて結果をシフトレ
ジスタに送る。

シフトレジスタに送られたデータは、再びシグモイド関
数発生器３０に供給されてシグモイド関数が施され、ユ
ニットの出力値が計算される。計算されたユニットの出
力値は、ブロードキャストチップ４０を通して全ての要
素チップに送られる。以下、同様の計算が、ネットワー
クが収束する（各ユニットの出力値が変化しなくなる）
まで繰り返される。ネットワークが収束したかどうかは
、シグモイド関数発生器の出力をホスト側でモニタする
ことによって行うことになる。

このように、本発明の他の実施例としてのフィードバン
ク構造型の神経回路網型計算装置によれば、シミュレー
タのハードウェア化および並列化によって、計算の著し
い高速化が達成できる。また、シグモイド関数の計算を
する部分は、外部に１つだけ設ければ良いので、それぞ
れの要素チップのハード量を小さくすることができる。

［発明の効果〕 以上、詳述したように、本発明の神経回路網型計算装置
によれば、シミュレータのハードウェア化および並列化
によって、計算の高速化を達成することかでき、また、
シグモイド関数の計算をする部分をユニットの外部に１
つだけ設ければ良いので、各要素チップのハード量を小
さくすることができる。

【図面の簡単な説明】

第１図は本発明に係る神経回路網型計算装置の全体的な
構成を示す図、 第２図は本発明に係る神経回路網型計算装置の一実施例
の動作を説明するための図、 第３図は第２図の神経回路網型計算装置における各要素
チップの構成を示す図、 第４図は本発明に係る神経回路網型計算装置の他の実施
例の動作を説明するための図、第５図は第４図の神経回
路網型計算装置における各要素チップの構成を示す図、 第６図は多層構造型の神経回路網型計算装置を示す図、 第７図は第６図の多層構造型の神経回路網型計算装置に
使用する各ユニットを示す図、第８図はフィードバック
構造型の神経回路網型計算装置を示す図である。 （符号の説明） １１〜１５・・・要素チップ（ユニット）、２１〜２５
・・・シフトレジスタ、 ３０・・・シグモイド関数発生器、 ４０・・・ブロードキャストチップ、 ４１・・・セレクタ、 ４２・・・レジスタ、 １０１・・・ローカルメモリ、 １０２・・・乗算器、 １０３・・・加算器、 １０４・・・制御回路、 １０５．１０７．１０９・・・マルチプレクサ、１０６
・・・時間刻み幅保持レジスタ、１０８・・・前回内部
状態保持レジスタ。 全体的な構成を示す図 第　１図 多層構造型ネットワーク（入力層−中間層）（Ｑ） 本発明に係る神経回路網型計算装置の 一実施例の動作を説明するだめの図 第２図 多層構造型ネットワーク（中間層−出力層）（ｂ） フィードバック構造型坏ットワーク （ａ） 第 図 フィードバック構造型オ・ノドワーク （ｂ） 第 図 第４図の神経回路網型計算装置における各要素チップの
構成を示す図 ｎ 第６図の多層構造型の神経回路網型計算装置に使用する
各ユニットを示す図 第　７図 ○ 中ユニットＵ ：結線し 多層構造型の神経回路網型計算装置を示す図第６図 外部入力（ しきい値） フィードバック構造型の神経回路網型計算装置を示す図 第８図

Claims (6)

【特許請求の範囲】
1. １．入力層、少なくとも１層の中間層および出力層で構
   成された多層構造のネットワークとして機能する神経回
   路網型計算装置であって、 並列的に設けられ、前記中間層および前記出力層として
   機能する複数の要素チップ（１５〜１１）と、該各要素
   チップに対してそれぞれ設けられ、該各要素チップの出
   力を受け取って保持すると共に順次シフトするシフトレ
   ジスタ（２５〜２１）と、該シフトレジスタの端部に設
   けられ、末端のシフトレジスタから順次送られて来る前
   記要素チップの出力に対してシグモイド関数を施すシグ
   モイド関数発生器（３０）と、 該シグモイド関数発生器の出力および前記入力層からの
   データを選択して前記複数の要素チップに対して並列的
   に供給するブロードキャストチップ（４０）とを具備す
   ることを特徴とする神経回路網型計算装置。
2. ２．前記各要素チップ（１５〜１１）は、当該各要素チ
   ップに入力するデータに応じて、記憶されているウェイ
   ト値および閾値を出力するローカルメモリ（１０１）と
   、 前記各要素チップに入力するデータと所定レベル’ｌ’
   との一方を選択するマルチプレクサ（１０５）と、 該マルチプレクサの出力および前記ローカルメモリの出
   力を乗算する乗算器（１０２）と、該乗算器の出力を順
   次加算する加算器（１０３）と、前記各要素チップにお
   ける制御を行う制御回路（１０４）とを具備する請求項
   第１項に記載の神経回路網型計算装置。
3. ３．前記ブロードキャストチップ（４０）は、セレクタ
   （４１）およびレジスタ（４２）を有している請求項第
   １項に記載の神経回路網型計算装置。
4. ４．フィードバック構造のネットワークとして機能する
   神経回路網型計算装置であって、 並列的に設けられ、それぞれに初期状態が予め与えられ
   ている複数の要素チップ（１５〜１１）と、該各要素チ
   ップの出力を受け取り、該各要素チップの出力を保持す
   ると共に順次シフトするシフトレジスタ（２５〜２１）
   と、 該シフトレジスタの端部に設けられ、該シフトレジスタ
   により送られてくる前記要素チップの出力に対してシグ
   モイド関数処理を行うシグモイド関数発生器（３０）と
   、 該シグモイド関数発生器の出力および入力データを選択
   して前記複数の要素チップに対して並列的に供給するブ
   ロードキャストチップ（４０）とを具備することを特徴
   とする神経回路網型計算装置。
5. ５．前記各要素チップ（１５〜１１）は、当該各要素チ
   ップに入力するデータに応じて、記憶されているウェイ
   ト値および閾値を出力するローカルメモリ（１０１）と
   、 前記各要素チップに入力するデータの時間の刻み幅（Δ
   ｔ）を保持する時間刻み幅保持レジスタ（１０６）と、 該時間刻み幅保持レジスタの出力と前記ローカルメモリ
   の出力の一方を選択する第１のマルチプレクサ（１０７
   ）と、 前記各要素チップに入力するデータ、所定レベル’ｌ’
   およびフィードバックされた内部状態の内から一つを選
   択する第２のマルチプレクサ（１０５）と、 該第２のマルチプレクサの出力と前記第１のマルチプレ
   クサの出力を乗算する乗算器（１０２）と、該各要素チ
   ップにおける前回の内部状態を保持する前回内部状態保
   持レジスタ（１０８）と、該前回内部状態保持レジスタ
   から出力される前回の内部状態とフィードバックされた
   その回の内部状態の一方を選択する第３のマルチプレク
   サ（１０９）と、 該第３のマルチプレクサの出力と前記乗算器の出力を加
   算する加算器（１０３）と、 前記各要素チップにおける制御を行う制御回路（１０４
   ）とを具備する請求項第４項に記載の神経回路網型計算
   装置。
6. ６．前記ブロードキャストチップ（４０）は、セレクタ
   （４１）およびレジスタ（４２）を有している請求項第
   ４項に記載の神経回路網型計算装置。