JPH0444123A - マイクロプロセッサの末定義命令検出方法及びその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、中央処理装置（以下、ＣＰＵという）、つま
りマイクロプロセッサや、あるいはそのＣＰＵを有する
］チップマイクロコンピュータ等のマイクロコンピュー
タ（以下、マイコンという）において、定義された命令
（定義命令）以外の定義されていない命令（未定義命令
）を検出するためのマイクロプロセッサの未定義命令検
出方法及び′その回路に関するものである。

（従来の技術〉 従来、このような分野の技術としては、例えば特開昭５
７−１３９８５７号公報（文献１−）、及び特開昭６０
−１．２０４４３号公報（文献２）に記載されるものが
あった。

従来、通信機器等といった種々の装置に用いられるマイ
クロプロセッサは、ノイズ等により誤動作する場合があ
る。この誤動作を検出する方法として、前記文献１に記
載されるようなものがある。

この文献１の技術では、一連のプログラム処理が終了す
るある一定周期より大きな値をカウント（計数）するカ
ウンタ（計数回路）を設け、このカウンタを一連のプロ
グラム処理が終了する時にクリアするようにしておく。

そして、正常にプログラムが動作している限り、このカ
ウンタは動作しないが、ノイズ等によって異常が発生ず
ると、該カウンタをクリアするプログラムが出現しない
。

そのため、該カウンタが動作し、プログラム処理機能の
異常を検出するものである。

ところが、この種の誤動作検出方法では、前記文献２に
記載されているように、次のような欠点がある。

■　誤動作が発生した場合、その後、プログラムの実行
を行なうマイクロプロセッサ等の信号処理回路を動作さ
せても意味がないので、誤動作が発生したら直ちに信号
処理回路の動作を命令実行フローの先頭に戻したい。し
かし、前記文献１の方法では、信号処理回路のリセット
までに長時間がかかる。

■　誤動作が発生してその誤動作が短時間内に復旧する
か、あるいは誤動作により無限ループ等の他のプログラ
ムが実行されると、信号処理回路の誤動作が検出できな
いという欠点がある。

そこで、このような欠点を解決するため、前記文献２の
技術では、次のような手段を講じている。

即ち、マイクロプロセッサが扱う命令は、例えば８ビツ
トマイクロプロセツサの場合、２５６以内であり、この
中に定義命令と未定義命令が存在し、未定義命令のある
所は前もって判っている。

そこで、例えば２５６アドレス以上のアドレスを持つ未
定義命令検出用の読出し専用メモリ（以下、ＲＯＭとい
う）に書込まれた内容と、プログラムコードとを比較し
、マイクロプロセッサの定義命令と未定義命令との判別
を行ない、マイクロプロセッサの誤動作を検出する。こ
れにより、誤動作が発生した場合に直ちにマイクロプロ
セッサのリセットが可能となる。

（発明が解決しようとする課題〉 しかしながら、前記文献２の技術では、未定義命令を検
出するなめに、新たに例えば２５６アドレス以上のアド
レスを持つＲＯＭを含め、専用の未定義命令検出回路が
必要となり、それにより回路規模の増大を招く。さらに
、命令コードのビット数が多くなると、ＲＯＭの回路規
模が大きくなる。例えば、命令コードが１−６ビツトの
場合、６５５３６アドレス以上のアドレスを持つＲＯＭ
が必要となり、回路規模がさらに増大する。そのため、
回路規模を増大させることなく、誤動作発生時に直ちに
マイクロプロセッサをリセットすることが困難であった
。

本発明は前記従来技術が持っていた課題として、回路規
模の増大を招くことなく、誤動作による未定義命令の発
生を短時間で検出することが困難である点について解決
したマイクロプロセッサの未定義命令検出方法及びその
回路を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、マイクロプ
ロセッサによってメモリから言売み出された命令が、定
義命令以外の未定義命令か否かを検出するマイクロプロ
セッサの未定義命令検出方法において、前記命令の実行
の際、その命令の実行に必要なサイクル数をカウントし
、前記カラン１へされたサイクル数が、前記定義命令の
うち最長サイクル数を持つ命令のサイクル数を超えてい
るか否かを検出するようにしたものである。

また第２の発明は、命令のサイクル数をカウントするサ
イクルカウンタを有するマイクロプロセッサによってメ
モリから読み出された命令が、定義命令以外の未定義命
令か否かを検出するマイクロプロセッサの未定義命令検
出回路において、前記サイクルカウンタでカウントされ
た命令のサイクル数が、前記定義命令のうち最長サイク
ル数を持つ命令のサイクル数を超えているか否かを検出
する論理回路を、前記サイクルカウンタに設けたもので
ある。

（作用〉 第１及び第２の発明によれば、以上のようにマイクロプ
ロセッサの未定義命令検出方法及びその回路を構成した
ので、通常、マイコンを含むマイクロプロセッサには、
命令の実行時間を処理するためのサイクルカウンタが設
けられているのて゛、そのサイクルカウンタを利用し、
メモリから読出された命令の実行の際、その命令の実行
に必要なサイクル数をサイクルカウンタでカウントする
。

そして、サイクルカウンタて゛カウントされたサイクル
数が、最長サイクル数を持つ命令のサイクル数（マイク
ロプロセッサが持っている命令の最大処理時間、つまり
サイクルカウンタの最大値〉を超えているか否かを論理
回路で検出する。

つまり、論理回路により、例えばサイクルカウンタに対
して少なくとも一つ余計にカウントできるようにしてお
けば、大幅な回路規模の増大を招くことなく、簡単な回
路構成で、誤動作により発生する未定義命令の検出を的
確に行なえる。しかも、最長サイクル数に対し、少なく
とも１サイクル増えたサイクル数で未定義命令の検出が
行なえるので、待ち時間も少なくてすむ。従って、前記
課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示すもので、マイクロプロ
セッサを有する１チツプマイコンの要部の構成ブロック
図である。

１チツプマイコンは、集積回路１チツプ内に、マイクロ
プロセッサ、プログラム格納用のＲＯＭ、データ格納用
の随時読書き可能なメモリ（以下、ＲＡＭという）、入
／出力ポート（以下、Ｉ１０ポートという）等を内蔵し
たものである。マイクロプロセッサは、算術論理ユニッ
ト（以下、ＡＬＵという〉等を有し算術演算や論理演算
を行なう演算部と、マイクロプロセッサの働きを制御す
る制御部と、種々のレジスタを有しマイクロプロセッサ
内の内部メモリといった機能を持つレジスタ部とを、備
えている。

このうち第１図では、制御部］０とＲＯＭ３０とが示さ
れている。

制御部１０は、プログラムが格納されたＲＯＭ３０の出
力（例えば、１チツプマイコンが８ビ・ントの場合には
通常８ビツト出力）を入力し、１チツプマイコン内の図
示しない信号発生回路等から供給される書込み信号ＷＩ
Ｒ、クロ・ツクパルスＣＬＫ及びリセット信号ＲＥＳ等
に基づき、各種の制御信号Ｃ８１〜Ｃ８を出力して１ナ
ツプマイコン全体を制御する回路である。この制御部１
０は、データバスを介してＲＯＭ３０に接続された命令
レジスター１を有し、その命令レジスター１の出力側が
、命令レジスタ用デコーダ１２を介して命令デコーダ１
３に接続されている。命令デコーダ１３の出力側はタイ
ミング制御回路］−４に接続され、さらにそのタイミン
グ制御回路１４にサイクルカウンタ部２０が接続されて
いる。

命令レジスター−１は、例えば命令実行の先頭で出力さ
れる書込み信号ＷＩＲにより、ＲＯＭ３０からの８ビツ
トデータをラッチする機能を有している。命令レジスタ
用デコーダ１２は、命令レジスタ１１かラッチした８ビ
ツトデータを、対応するコード（１チツプマイコンによ
り予め定められたコード）にデコード（解読）し、必要
な本数分、即ち定義命令の本数分、その命令コードＩＲ
Ｄ１−〜ＩＲＤ　　を命令デコーダ１３へ出力する機能
を有している。

この命令コードＩＲ，Ｄ１〜・■ＲＤｎは、］チップマ
イコンにおける定義命令のコードをデコートした信号で
あり、その本数りは１チツプマイコンの定義命令の数と
同一となる。１チツプマイコンの命令数は、例えばその
１チツプマイコンが８ビツトの場合、最大２５６となる
。ところが、通常のマイコンでは、命令数を減じ、回路
規模を小さくすることによって低コスト化を図るなめ、
１チツプマイコンの規模により、最大命令数２５６の内
、実際に使用する命令数は２５６よりも少なくなる。例
えば、実際に使用する命令数を２００通りとすると、２
５６−２００で、５６通りが未定義コード（未定義命令
〉となる。

命令レジスタ用デコーダ］−２の出力側に接続された命
令デコーダ１３は、命令コードＩＲＤ□〜ＩＲ，Ｉ）ｎ
を入力し、選択された一つの命令コード、即ち命令の実
行に必要な各種の制御信号ＩＤ工〜■Ｄｍをタイミング
制御回路１４へ出力する回路である。サイクルカウンタ
部２０は、リセット信号ＲＥＳによりリセットされ、ク
ロックパルスＣＬＫに基づき、タイミング制御回路１４
へ供給する複数の基本タイミング信号Ｓ工〜Ｓ４　、　
Ｍ　１　。

Ｍ２を生成する回路である。このサイクルカウンタ部２
０では、１チツプマイコンが持っている命令の最長サイ
クル数を実現できるように設計されている。

タイミング制御回路１−４は、基本タイミング信号Ｓ１
．〜Ｓ４．Ｍ］−、Ｍ２により、制御信号ＩＤ１−〜Ｉ
Ｄ　　をゲート制御して所定のタイミングで各種の制御
信号Ｃ８□〜Ｃ８９を出力し、１チツプマイコン内のゲ
ートやフリップフロラフ買取下、ＦＦという）等の種々
の回路に供給する回路である。

第２図は、第１図におけるサイクルカウンタ部２０の一
構成例を示す回路図である。

このサイクルカウンタ部２０は、例えば最大カラントイ
直が３２サイクルのサイクルカウンタ２０Ａと、未定義
命令検出用の論理回路２０Ｂとで、構成されている。サ
イクルカウンタ２ＯＡは、クロックパルスＣＬＫの立下
がりで相補的な出力Ｑ互が変化する遅延型フリップフロ
ップ（以下、ＤＦＦという＞２１−１〜２１−６と、２
人力のアンドゲート（以下、ＡＮＤゲートという）２２
１〜２２−６．２５−１．２５−２と、２人力のノアゲ
ート（以下、ＮＯＲゲートという）２３と、インバータ
２４と、２人力のオアゲー１へ（以下、ＯＲゲートとい
う）２６とで、構成されている。

このサイクルカウンタ２ＯＡは、次のような機能を有し
ている。

即ち、イニシャル時に出力されるリセット信号ＲＥＳが
“Ｈ１＋レベルとなると、ＮＯＲ，ゲート２３の出力は
゛Ｌ°゛レベルとなり、さらにＡＮＤＮＯゲート−１〜
２２〜６の出力もそれぞれ“ｔ、ｌ”レベルとなる。そ
のため、Ｄ−ＦＦ２１−］〜２１−６の出力Ｑは、クロ
ックパルスＣＬＫの立下がりにより、Ｌ“レベルとなり
、初期化される。

リセット信号ＲＥＳがパＬ′ルベルとなると、ＮＯＲゲ
ート２３の出力は“Ｈ′°レベルとなり、Ｄ−ＦＦ２１
−１の入力Ｄ、つまりＤ−ＦＦ２１４の出力可が″トＴ
”レベルとなり、さらにＤＦＦ２］、−２の入力Ｄ、つ
まりＤ−ＦＦ２１−１−の出力ＱがＬ”ルベルとなる。

同様に、Ｄ−ＦＦ２１−２．２１−３の入力りもＬ”レ
ベルとなる。また、Ｄ−ＦＦ２１−５の入力りは′Ｈ′
。

レベルとなり、Ｄ　−ＦＦ２１−６の入力りが“Ｌ”レ
ベルとなる。ここで、クロックパルスＣＬＫが立下がる
と、Ｄ−ＦＦ２］、−１−の出力Ｑが“Ｈ”レベルに変
化するが、他のＤ−ＦＦ２１−２〜２１−６は変化しな
い。

Ｄ−ＦＦ２１−１の出力Ｑが“Ｈ“レベルになると、１
）−ＦＦ２１−２の入力りはパＨルベルとなるが、他の
Ｉ）−ＦＦ２１−３〜２１−６の入力りは変化しない。

ここで再びクロックパルスＣＬＫが立下がると、Ｄ−Ｆ
Ｆ２１−２の出力Ｑは、′“Ｈ“レベルに変化する。こ
のＤ−ＦＦ２１−１〜２１−４の動作状態を次の第１表
に示す。

第１表 第１表に示すように、Ｄ−ＦＦ２１−１−〜２］４は、
クロックパルスＣＬＫが立下がる毎に、各人力りに応じ
てその出力Ｑが変化し、８個のクロックパルスＣＬＫが
入力された後に、再び最初の状態に戻る。

Ｄ−、ＦＦ２１−５は、Ｄ−ＦＦ２１−３の出力ＱがＬ
”レベル、出力可が′Ｈ′”レベルで、かつＤ−ＦＦ２
１−４の出力ＱがＨ′”レベルの時、つまり第１表にお
けるクロックパルスＣＬ　Ｋの数が８個の時に、クロッ
クパルスＣＬＫが立下がると、その出力Ｑが“Ｈ”レベ
ルとなる。従って、Ｄ−ＦＦ２１−５．２１−６は、Ｄ
−ＦＦ２１１〜２１−４が８クロツク毎に変化する度に
変化し、Ｄ−ＦＦ２１−３の出力Ｑが゛Ｌパレヘル、Ｄ
−ＦＦ２１−４の出力Ｑが゛Ｈ′°レベルという状態を
４回繰返すと、元に戻るようになっている。

よってこのサイクルカウンタ２ＯＡの最大カウント値は
、３２ザイクルとなる。

また、第１図のタイミング制御回路コ４から出力される
制御信号Ｃ８（−命令の終了信号ＥＮＤ）がＩＩＨ“°
レベルとなると、Ｄ−ＦＦ２１−１〜２１−６がどのよ
うな状態においても、その終了信号ＥＮＤの時のクロッ
クパルスＣＬＫの立下がりにより、そのＤ−ＦＦ２１−
１〜２１−６の全ての出力Ｑが１１　Ｌ　Ｉ＋レベルと
なる。これにより、サイクルカウンタ２ＯＡが初期化さ
れ、再びサイクルのカウントを女台める。

本実施例の特徴は、このサイクルカウンタ２０Ａに未定
義命令検出用の論理回路２０Ｂを付加したことである。

論理回路２０Ｂは、ＮＯＲゲート２３の出力及びＤ−Ｆ
Ｆ２１−６の出力Ｑの論理積をとる２人力のＡＮＤゲー
ト２２−７と、ＡＮＤゲート２５−２の出力をクロック
入力として該ＡＮＤゲート２２−７の出力を入力りとし
て取り込むＤ−ＦＦ２１−７とで、構成されている。Ｄ
ＦＦ２１−７は、ＡＮＤゲート２５−２の出力の立下が
りで、出力Ｑ、つまり出力○Ｐ　Ｔ　Ｒ，Ｐが変化する
回路である。この論理回路２０Ｂは、未定義命令をフェ
ッチしたことを検出する機能を有している。

以上のように構成される１チツプマイコンの動作を、第
３図（ａ）、（ｂ）を参照しつつ説明する。

第３図（ａ）、（ｂ）は、第２図に示すサイクルカウン
タ部２０の動作タイミング図であり、同図（ａ）はサイ
クルカウンタ２ＯＡのみのタイミング図、同図（ｂ）は
サイクルカウンタ２ＯＡ及び論理回路２０Ｂのタイミン
グ図である。

第３図（ａ）、（ｂ）では、１チツプマイコンにおける
命令実行のある一部を示している。例えば、第３図（ａ
、　）において、命令Ａは］７サイクル、命令Ｂは３２
サイクル、命令Ｃは６ザイクル、命令りはコ、０サイク
ルと、それぞれ命令の実行に必要なサイクル数が決めら
れている。そのなめ、定義命令は、第３図に示すような
タイミングによって実行されることになる。

第１図において、命令の実行を行なう場合、命令レジス
タ１１は、命令実行の先頭で出力される書込み信号ＷＩ
ＲによってＲＯＭ３０からの８ビツトデータをラッチ、
つまりフェッチしく取出し）、そのフェッチしたデータ
を命令レジスタ用デコーダ１２へ送る。命令レジスタ用
デコーダ１２は、ラッチされた８ビツトを、１チツプマ
イコンで予め定められた対応するコードにデコードし、
定義命令の数の命令コードＩＲＤ１〜■ＲＤｎを命令デ
コーダ１３へ与える。

命令デコーダ１３は、命令コードＩＲＤ□〜■ＲＤ　　
をデコードし、選択した一つの命令コード、つまり命令
（例えば、第３図のＡ、Ｂ等）の実行に必要な種々の制
御信号■Ｄ１〜■Ｄｍをタイミング制御回ｆｆ！　１４
へ出力する。ここて゛、ザイクルカウンタ一部２０内の
サイクルカウンタ２ＯＡは、第３図（ａ、　）に示すよ
うに、クロックパルスＣＬＫに同期して基本タイミング
信号Ｓ１−〜５４９Ｍ１、Ｍ２をタイミング制御回路１
４へ出力する。

すると、タイミング制御回路１４は、基本タイミング信
号Ｓ１〜Ｓ４．Ｍよ、Ｍ２に基づき、制御信号ＩＤ工〜
■Ｄｍをゲート制御し、フェッチした命令（例えば、第
３図（ａ）のＡ、Ｂ、・・・〉の実行に必要な予め決め
られた実行時間に、必要な各種の制御信号Ｃ８１〜Ｃ８
９を出力して１チツプマイコンの内部回路を制御し、命
令を実行する。タイミング制御回＃１１４は、命令の実
行終了時に終了信号ＥＮＤ　（−制御信号Ｃ８）を出力
し、命令実行を終了する。これにより、サイクルカウン
タ部２０内のサイクルカウンタ２ＯＡは、終了信号ＥＮ
ＤのＩＩＨルベルにより、その時のクロックパルスＣＬ
Ｋの立下がりにより、初期化される。

次に、次の命令コードが命令レジスタ１１及び命令レジ
スタ用デコーダ１２によりフェッチされると共に、サイ
クルカウンタ部２０によって再びサイクルのカウントが
開始され、次の命令が実行される。

第２図に示すサイクルカウンタ部２０内に、例えば論理
回路２０Ｂが設けられていない場合を考える。この場合
、ノイズ等によって命令レジスタ１］及び命令レジスタ
用デコーダ１２が未定義命令をフェッチしなとすると、
第３図（ａ）に示すように、タイミング制御回路１．４
から命令の終了信号ＥＮＤが発生しない。そのなめ、第
２図のサイクルカウンタ２ＯＡは、最長サイクルとなっ
ている３２サイクルをカウントした後、再ひ゛１サイク
ル目になり、さらに３２サイクルをカウントする。この
ようなカウント動作をサイクルカウンタ２ＯＡが繰返す
こと（こなる。

ところが、本実施例では、サイクルカウンタ部２０内に
論理回路２０Ｂを設けたので、第３図（ｂ）のタイミン
グ図に従って動作する。即ち、定義命令をフェッチした
場合は、第３図（ａ、）と同様に、フェッチした定義命
令に必要なサイクルをサイクルカウンタ２０Ａがカウン
トし、再び′初期値に戻る。

ここで、ノイズ等によって未定義命令をフェッチしたと
すると、未定義命令であるためにタイミング制御回路１
４からは命令の終了信号ＥＮＤが出力されない。そのた
め、サイクルカウンタ２０Ａは、その最長サイクル３２
まて゛カラン１−する。

サイクルカウンタ２ＯＡが最長カラン１〜数の３２まで
カウントしても、タイミング制御回路１−４からは命令
の終了信号ＥＮＤが出力されないので、論理回路２０Ｂ
内のＤ−ＦＦ２１〜７の出力Ｑが”Ｈ“°レベルになる
と共に、サイクルカウンタ２０Ａ内のＩ）−ＦＦ２１−
１〜２１−６が“′Ｌ″レベルとなって初期化される。

このＤ−ＦＦ２１７の出力Ｑ、つまり０ＰＴＲＰを１チ
ップマイコンのリセット信号や、あるいは割込み信号に
利用すれば、未定義命令をフェッチしたことを、マイク
ロプロセッサ内の制御部１０以外の回路に知らせること
ができる。

以上のよう（、こ、本実施例では、本来、１チツプマイ
コンあるいはマイクロプロセッサに必要不可欠なサイク
ルカウンタ２ＯＡに、未定義命令検出用の論理回路２０
Ｂを設けた。この論理回路２０Ｂは、ＡＮＤゲート２２
−７とＤ−ＦＦ２１−７という非常に小規模な回路構成
であり、その回路構成の追加により、チップサイズを増
大することなく、未定義命令のフェッチを簡単かつ的確
に検出することかできる。しかも、未定義命令の検出時
間も、１チツプマイコンが有している最長サイクル命令
（３２ザイクル〉に対し、］−サイクル増えた３３サイ
クル数で未定義命令の検出が行なえるため、少ない待ち
時間で直ちに１チツプマイコンのリセット等が可能とな
る。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ）　　第２図では、論理回路２０ＢをＡＮＤゲート
２２−７及びＤ−ＦＦ２１−７で構成したが、他のゲー
ト回路やＦＦ等を用いて構成しても良い。

また、サイクルカウンタ２ＯＡは、他のＦＦやゲート回
路等を用いて構成することも可能であり、その回路構成
の変形に応じて論理回路２０Ｂの回路構成も任意に変形
することができる。さらに、このサイクルカウンタ部２
０から出力される基本タイミング信号Ｓ工〜Ｓ４．Ｍ１
．Ｍ２の本数は、１チツプマイコンの機能に応じて他の
任意の数に設定できる。

（ｉｉ）　　上記実施例では］、チップマイコンについ
て説明したが、本発明は１チツプマイコン以外の他のマ
イコンや、あるいはマイクロプロセッサそのものに適用
することが可能である。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、命令
実行の際にその命令の実行に必要なサイクル数をカウン
トし、そのカウント値が、定義命令のうち最長サイクル
数を持つ命令のサイクル数を超えているか否かを検出す
るようにしなので、ノイズ等によって未定義命令が発生
した場合、カウント数の管理のみで、簡単かつ的確に未
定義命令の検出が行なえる。しかも、最長サイクル数に
少なくとも１サイクル加えたサイクル数で未定義命令の
検出が行なえるため、検出時間も短く、速やかにマイク
ロプロセッサ内の他の回路に未定義命令の発生を知らせ
ることができる。

第２の発明によれば、本来、マイクロプロセッサに必要
不可欠なサイクルカウンタを用い、そのサイクルカウン
タに、カラン１−値オーバー検出機能を持つ論理回路を
付加するのみで、未定義命令発生の検出が行なえる。こ
の論理回路は、最長サイクル数を持つ命令のサイクル数
を超えたか否かの検出を行なえば良いので、簡単かつ小
規模な回路で構成することができ、それによってチップ
サイズを増大することなく、未定義命令の発生を精度良
く検出することができる。しかも、マイクロプロセッサ
が有している最長サイクル命令に対し、少なくとも１サ
イクル加えたサイクル数で未定義命令の発生を検出でき
るため、短時間で未定義命令発生の検出が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示す１チツプマイコンの要部
の構成ブロック図、第２図は第１−図のサイクルカウン
タ部の回路図、第３図（ａ）、（ｂ）は第２図の動作タ
イミング図である。 １０・・・・・・制御部、１１・・・・・・命令レジス
タ、］２・・・・・命令レジスタ用デコーダ、１３・・
・・・・命令デコーダ、１４・・・・・・タイミング制
御回路、２０・・・・・・サイクルカウンタ部、２ＯＡ
・・・・・・サイクルカウンタ、２０Ｂ・・・・・・論
理回路。

Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサによってメモリから読み出され
   た命令が、定義された定義命令以外の未定義命令か否か
   を検出するマイクロプロセッサの未定義命令検出方法に
   おいて、 前記命令の実行の際、その命令の実行に必要なサイクル
   数をカウントし、 前記カウントされたサイクル数が、前記定義命令のうち
   最長サイクル数を持つ命令のサイクル数を超えているか
   否かを検出する、 ことを特徴とするマイクロプロセッサの未定義命令検出
   方法。 ２、命令のサイクル数をカウントするサイクルカウンタ
   を有するマイクロプロセッサによってメモリから読み出
   された命令が、定義された定義命令以外の未定義命令か
   否かを検出するマイクロプロセッサの未定義命令検出回
   路において、 前記サイクルカウンタでカウントされた命令のサイクル
   数が、前記定義命令のうち最長サイクル数を持つ命令の
   サイクル数を超えているか否かを検出する論理回路を、 前記サイクルカウンタに設けたことを特徴とするマイク
   ロプロセッサの未定義命令検出回路。