JPH0444152A - 多重並列データバス装置 - Google Patents
多重並列データバス装置Info
- Publication number
- JPH0444152A JPH0444152A JP2151930A JP15193090A JPH0444152A JP H0444152 A JPH0444152 A JP H0444152A JP 2151930 A JP2151930 A JP 2151930A JP 15193090 A JP15193090 A JP 15193090A JP H0444152 A JPH0444152 A JP H0444152A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- buses
- arbiter
- requesters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はコンピュータシステム、データ通信システム、
画像処理システム等のような複数のデータ処理装置（以
下、単にプロセサと称する）を備えたシステムにおいて
、各プロセサから出力されるデータを伝送するために使
用される多重並列データバス装置に関する。
画像処理システム等のような複数のデータ処理装置（以
下、単にプロセサと称する）を備えたシステムにおいて
、各プロセサから出力されるデータを伝送するために使
用される多重並列データバス装置に関する。
従来の技術
従来、この種の多重並列データバス装置は、フォールト
トレラント（一部のバスが故障しても正しくデータ伝送
する機能）等を目的としており、一般にプロセサとこれ
をつなぐバスを一系統とし、同一機能のバスを多数用意
することによってフォールトトレラントを実現している
。
トレラント（一部のバスが故障しても正しくデータ伝送
する機能）等を目的としており、一般にプロセサとこれ
をつなぐバスを一系統とし、同一機能のバスを多数用意
することによってフォールトトレラントを実現している
。
第２図は、上記した従来の多重並列データバス装置の構
成例であり、図中１６〜１９はプロセサ、１〜ｎは第１
〜第ｎ系統のバスを示している。
成例であり、図中１６〜１９はプロセサ、１〜ｎは第１
〜第ｎ系統のバスを示している。
発明が解決しようとする課題
しかしながら、上記した従来の多重連列データバス装置
では、全ての系統のバスが正常に使用可能な場合でも、
データ伝送できる情報量は、各系統が同一動作をするた
めに一系統分になってしまう。そのため、バスの使用効
率は、１／（バスの系統数）になり゛、バスの使用効率
が悪いという問題があった。
では、全ての系統のバスが正常に使用可能な場合でも、
データ伝送できる情報量は、各系統が同一動作をするた
めに一系統分になってしまう。そのため、バスの使用効
率は、１／（バスの系統数）になり゛、バスの使用効率
が悪いという問題があった。
本発明は、このような従来の問題を解決するものであり
、バスの系統数に比例してデータの伝送量を増やすこと
ができる優れた多重並列データバス装置を提供すること
を目的とするものである。
、バスの系統数に比例してデータの伝送量を増やすこと
ができる優れた多重並列データバス装置を提供すること
を目的とするものである。
課題を解決するための手段
本発明は、上記目的を達成するために、複数のデータ処
理装置と、複数のデータバスと、各データ処理装置毎に
設けられ、各データ処理装置と複数のデータバス間を並
列データ伝送のために接続する複数のゲート回路と、各
データ処理装置毎に設けられ、各データ処理装置のバス
使用要求を出力し、かつ入力されたバス割当て結果に基
づいて上記複数のゲート回路を制御する複数のリクエス
タと、現在のデータバスの使用状況に関する情報を出力
するバスセレクタと、上記複数のリクエスタからのバス
使用要求と上記バスセレクタからの情報に基づいて、複
数のデータ処理装置間における並列データ伝送のために
データバスの割当てを行い、割当結果を各リクエスタに
出力するアービタとを設けたものである。
理装置と、複数のデータバスと、各データ処理装置毎に
設けられ、各データ処理装置と複数のデータバス間を並
列データ伝送のために接続する複数のゲート回路と、各
データ処理装置毎に設けられ、各データ処理装置のバス
使用要求を出力し、かつ入力されたバス割当て結果に基
づいて上記複数のゲート回路を制御する複数のリクエス
タと、現在のデータバスの使用状況に関する情報を出力
するバスセレクタと、上記複数のリクエスタからのバス
使用要求と上記バスセレクタからの情報に基づいて、複
数のデータ処理装置間における並列データ伝送のために
データバスの割当てを行い、割当結果を各リクエスタに
出力するアービタとを設けたものである。
作用
本発明は、上記のような構成により、次のような作用を
有する。すなわち、バスセレクタは現在正常で使用可能
なデータバスの情報なアービタに出力し、各リクエスタ
は各プロセサのバス使用要求なアービタに出力する。ア
ービタはそれらの情報をリアルタイムで調停し、現在使
用可能なデータバスを各プロセサに割当て、その結果を
各リクエスタに出力する。各リクエスタは、上記割当結
果に基づいて各ゲート回路を制御する。その結果、現時
点で使用可能なデータバスの数まで、すなわち最高効率
で、並列データ伝送することが可能になる。
有する。すなわち、バスセレクタは現在正常で使用可能
なデータバスの情報なアービタに出力し、各リクエスタ
は各プロセサのバス使用要求なアービタに出力する。ア
ービタはそれらの情報をリアルタイムで調停し、現在使
用可能なデータバスを各プロセサに割当て、その結果を
各リクエスタに出力する。各リクエスタは、上記割当結
果に基づいて各ゲート回路を制御する。その結果、現時
点で使用可能なデータバスの数まで、すなわち最高効率
で、並列データ伝送することが可能になる。
なお、ｎ個のプロセサのみが別のｎ個のプロセサに対し
てそれぞれデータ伝送する場合には、ｎ重系のフォール
トトレラントシステムを実現したのと同等な作用をする
。
てそれぞれデータ伝送する場合には、ｎ重系のフォール
トトレラントシステムを実現したのと同等な作用をする
。
実施例
第１図は、本発明の一実施例の構成を示すものである。
第１図において、７〜１０はプロセサであり、各プロセ
サ７〜１０は専用のリクエスタ３〜６を介してアービタ
２に接続されている。また、各プロセサ７〜ｌＯは、そ
れぞれ専用のゲート回路１１〜１４を介して第１系統か
ら第ｎ系統のバスＢ１〜Ｂｎに接続されている。また、
１はバスセレクタであり、アービタ２に接続されている
。
サ７〜１０は専用のリクエスタ３〜６を介してアービタ
２に接続されている。また、各プロセサ７〜ｌＯは、そ
れぞれ専用のゲート回路１１〜１４を介して第１系統か
ら第ｎ系統のバスＢ１〜Ｂｎに接続されている。また、
１はバスセレクタであり、アービタ２に接続されている
。
次に、上記実施例の動作について説明する。ここでは、
プロセサ７が他のプロセサ８〜ｌＯのい（つかに対して
データ伝送するために、バスを使用する場合を例にして
説明する。この場合には、まずリクエスタ３がアービタ
２に対してバスの使用要求を出力する。次に、アービタ
２は、バスセレクタ１から出力される情報とリクエスタ
３〜６から出力される情報に基づいて、まだデータ伝送
のために割り振られておらず、かつバスセレクタ１にお
いて試用が許されているバスを、上記第１〜第ｎ系統の
バスＢ１〜Ｂｎの中から選択し、その情報をリクエスタ
３に送る。リクエスタ３は、この情報に基づいてゲート
回路１１を制御し、プロセサ７とバスＢ１〜Ｂｎのうち
の一つを接続する。
プロセサ７が他のプロセサ８〜ｌＯのい（つかに対して
データ伝送するために、バスを使用する場合を例にして
説明する。この場合には、まずリクエスタ３がアービタ
２に対してバスの使用要求を出力する。次に、アービタ
２は、バスセレクタ１から出力される情報とリクエスタ
３〜６から出力される情報に基づいて、まだデータ伝送
のために割り振られておらず、かつバスセレクタ１にお
いて試用が許されているバスを、上記第１〜第ｎ系統の
バスＢ１〜Ｂｎの中から選択し、その情報をリクエスタ
３に送る。リクエスタ３は、この情報に基づいてゲート
回路１１を制御し、プロセサ７とバスＢ１〜Ｂｎのうち
の一つを接続する。
そして、プロセサ７がデータ伝送を終了すると、リクエ
スタ３はアービタ２への要求を停止し、ゲート回路１１
を閉じるための制御を行う。
スタ３はアービタ２への要求を停止し、ゲート回路１１
を閉じるための制御を行う。
以上の実施例においては、プロセサ７が他のプロセサ８
〜ｌＯのい（つかに対してデータ伝送する場合を例にし
て説明したが、本発明は、これに限定されるものではな
く、処理のリクエスタ８〜１０から同様の要求があれば
、アービタ２は上記と同様の処理を繰り返すことになる
。
〜ｌＯのい（つかに対してデータ伝送する場合を例にし
て説明したが、本発明は、これに限定されるものではな
く、処理のリクエスタ８〜１０から同様の要求があれば
、アービタ２は上記と同様の処理を繰り返すことになる
。
発明の効果
本発明は、上記実施例より明らかなように、バスセレク
タとリクエスタからの現時点の情報をもとにして、リア
ルタイムでアービタによってバスを割当てるものであり
、その結果、その時点てのバスの最大使用可能数まで並
列にデータ伝送することが可能になる。従って、高効率
で高速なバスを実現することができる。そして、各バス
系統に同様の動作をするプロセサを割当てれば、多系統
のフォールトトレラントシステムを実現でき、バスの異
常に応じてバスセレクタを動的に動作させる事により、
異常時には自動的に正常なバス系統に切り替えて動作さ
せる事が可能になる。
タとリクエスタからの現時点の情報をもとにして、リア
ルタイムでアービタによってバスを割当てるものであり
、その結果、その時点てのバスの最大使用可能数まで並
列にデータ伝送することが可能になる。従って、高効率
で高速なバスを実現することができる。そして、各バス
系統に同様の動作をするプロセサを割当てれば、多系統
のフォールトトレラントシステムを実現でき、バスの異
常に応じてバスセレクタを動的に動作させる事により、
異常時には自動的に正常なバス系統に切り替えて動作さ
せる事が可能になる。
第１図は本発明の多重並列バス装置の一実施例を示すブ
ロック図、第２図は従来の多重並列バス装置の一例を示
すブロック図である。 １・・・バスセレクタ、２・・・アービタ、３゜４．５
．６・・・リクエスタ、７，８，９．１０・・プロセサ
、１１．１２．１３．１４・・・ゲート回路、Ｂ１〜Ｂ
ｎ・・・第１系統のバスから第ｎ系統のバス代理人 弁
理士 粟野重孝 ばか１名
ロック図、第２図は従来の多重並列バス装置の一例を示
すブロック図である。 １・・・バスセレクタ、２・・・アービタ、３゜４．５
．６・・・リクエスタ、７，８，９．１０・・プロセサ
、１１．１２．１３．１４・・・ゲート回路、Ｂ１〜Ｂ
ｎ・・・第１系統のバスから第ｎ系統のバス代理人 弁
理士 粟野重孝 ばか１名
Claims (1)
- 複数のデータ処理装置と、複数のデータバスと、各デー
タ処理装置毎に設けられ、各データ処理装置と複数のデ
ータバス間を並列データ伝送のために接続する複数のゲ
ート回路と、各データ処理装置毎に設けられ、各データ
処理装置のバス使用要求を出力し、かつ入力されたバス
割当て結果に基づいて上記複数のゲート回路を制御する
複数のリクエスタと、現在のデータバスの使用状況に関
する情報を出力するバスセレクタと、上記複数のリクエ
スタからのバス使用要求と上記バスセレクタからの情報
に基づいて、複数のデータ処理装置間における並列デー
タ伝送のためにデータバスの割当てを行い、割当結果を
各リクエスタに出力するアービタとから構成されること
を特徴とする多重並列データバス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15193090A JP2507140B2 (ja) | 1990-06-11 | 1990-06-11 | 多重並列デ―タバス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15193090A JP2507140B2 (ja) | 1990-06-11 | 1990-06-11 | 多重並列デ―タバス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0444152A true JPH0444152A (ja) | 1992-02-13 |
| JP2507140B2 JP2507140B2 (ja) | 1996-06-12 |
Family
ID=15529310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15193090A Expired - Fee Related JP2507140B2 (ja) | 1990-06-11 | 1990-06-11 | 多重並列デ―タバス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507140B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011217169A (ja) * | 2010-03-31 | 2011-10-27 | National Institute Of Advanced Industrial Science & Technology | パケット交換システム |
-
1990
- 1990-06-11 JP JP15193090A patent/JP2507140B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011217169A (ja) * | 2010-03-31 | 2011-10-27 | National Institute Of Advanced Industrial Science & Technology | パケット交換システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507140B2 (ja) | 1996-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0844681A (ja) | 複数の処理装置により共用される資源の集中管理 | |
| KR0167818B1 (ko) | 버스 중재 시스템, 버스 중재 회로, 버스 중재 방법 및 데이타 전송 방법 | |
| US5740380A (en) | Method and system for apportioning computer bus bandwidth | |
| EP0383475A2 (en) | Shared resource arbitration | |
| US8156273B2 (en) | Method and system for controlling transmission and execution of commands in an integrated circuit device | |
| WO1990002378A1 (en) | Multilevel distributed computer system | |
| JPH04318654A (ja) | マイクロプロセッサへの割り込みのリダイレクションシステム | |
| JPH0283757A (ja) | 通信制御システム | |
| US4363096A (en) | Arbitration controller providing for access of a common resource by a duplex plurality of central processing units | |
| JPH056223B2 (ja) | ||
| JP2633900B2 (ja) | 共通バス制御方法 | |
| US5708784A (en) | Dual bus computer architecture utilizing distributed arbitrators and method of using same | |
| GB2085624A (en) | A coupling equipment for the control of access of data processors to a data line | |
| US6421756B1 (en) | Buffer assignment for bridges | |
| CN121239450A (zh) | 一种基于多算法核的混合数据加密方法及系统 | |
| EP0969367A2 (en) | System and method used in a computer system for distributing tasks between multiprocessing I/O subsystems | |
| JPH0444152A (ja) | 多重並列データバス装置 | |
| US5802377A (en) | Method and apparatus for implementing multiple interrupt controllers in a multi-processor computer system | |
| CN87102475A (zh) | 由若干微处理机系统组成的多台微处理机系统共用存储器的控制方法 | |
| US5978876A (en) | System and method for controlling communications between subsystems | |
| JP2780662B2 (ja) | マルチプロセッサシステム | |
| JPS62260257A (ja) | 入出力ポ−ト割り付け制御方式 | |
| JP3050131B2 (ja) | アービトレーション方式 | |
| JPS5878221A (ja) | バス制御システム | |
| JPH01305461A (ja) | バス使用権制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |