JPH0444330A - 電荷転送素子の入力バイアス回路 - Google Patents
電荷転送素子の入力バイアス回路Info
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- JPH0444330A JPH0444330A JP2153597A JP15359790A JPH0444330A JP H0444330 A JPH0444330 A JP H0444330A JP 2153597 A JP2153597 A JP 2153597A JP 15359790 A JP15359790 A JP 15359790A JP H0444330 A JPH0444330 A JP H0444330A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は特に電荷転送型の遅延線、くし形フィルタ、
トランスバーサルフィルタ等の入力部等に用いられる電
荷転送素子の入力バイアス回路に関する。
トランスバーサルフィルタ等の入力部等に用いられる電
荷転送素子の入力バイアス回路に関する。
（従来の技術）
電荷転送素子の入力バイアスを制御するものとして、従
来、一般にゲート入力方式（ＰＩ Ｉ Ｉ＆５ｐｉｌ
Ｉ方式）のＣＣＤレジスタ（リファレンスレジスタ）と
反転増幅器を用いた入力バイアス回路が知られている。
来、一般にゲート入力方式（ＰＩ Ｉ Ｉ＆５ｐｉｌ
Ｉ方式）のＣＣＤレジスタ（リファレンスレジスタ）と
反転増幅器を用いた入力バイアス回路が知られている。
第３図は上記従来の電荷転送素子の入力バイアス回路の
構成を示す回路図である。入力端子１１からの信号Ｖ１
ｎは、クロックパルス発生回路１２により転送制御され
るＣＣＤレジスタ１３と、このＣＣＤレジスタ１３の一
端と他端との間に挿入された反転増幅器１４とによりバ
イアスされ、ＣＣＤ遅延線１５にてクロックパルス発生
回路１２の制御により電荷転送される。レベルシフト用
の抵抗１ＢによってＶ１ｎ信号線とこの入力バイアス回
路が接続されている。また、クロックパルス発生回路１
２により動作するパルス生成回路１７．１ｇが形成され
、それぞれＣＣＤレジスタに必要な注入パルスφ８１゜
制御パルスφＳＫＭがＣＣＤレジスタ１３に供給される
ようになっている。
構成を示す回路図である。入力端子１１からの信号Ｖ１
ｎは、クロックパルス発生回路１２により転送制御され
るＣＣＤレジスタ１３と、このＣＣＤレジスタ１３の一
端と他端との間に挿入された反転増幅器１４とによりバ
イアスされ、ＣＣＤ遅延線１５にてクロックパルス発生
回路１２の制御により電荷転送される。レベルシフト用
の抵抗１ＢによってＶ１ｎ信号線とこの入力バイアス回
路が接続されている。また、クロックパルス発生回路１
２により動作するパルス生成回路１７．１ｇが形成され
、それぞれＣＣＤレジスタに必要な注入パルスφ８１゜
制御パルスφＳＫＭがＣＣＤレジスタ１３に供給される
ようになっている。
′ｉａＪ図（ａ）、（ｂ）はそれぞれ、上記第３図のＣ
ＣＤレジスタ１３の回路の動作を示すポテンシャル図で
あり、第５図に示すＣＣＤレジスタＩ３に供給される各
パルスのタイミングチャート中のある状態を示すもので
ある。なお、ＣＣＤレジスタ１３は、高濃度の拡散領域
４１．４９．５４とその間に形成されたゲート電極４２
〜４８．５０〜５３からなり、第４図の上側に第３図回
路の構成との接続関係を示す。
ＣＤレジスタ１３の回路の動作を示すポテンシャル図で
あり、第５図に示すＣＣＤレジスタＩ３に供給される各
パルスのタイミングチャート中のある状態を示すもので
ある。なお、ＣＣＤレジスタ１３は、高濃度の拡散領域
４１．４９．５４とその間に形成されたゲート電極４２
〜４８．５０〜５３からなり、第４図の上側に第３図回
路の構成との接続関係を示す。
以下、′ＩＢ４図を参照し第３図に示す従来の入力バイ
アス回路の動作を説明する。
アス回路の動作を説明する。
第４図（ａ）の状態のとき、ＣＣＤレジスタ１３には、
Ｃ３ゲート４５における“Ｈ”レベルのポテンシャル５
５と設定電圧ＶＩＢで決まるＧ１ゲート４３のポテンシ
ャル５Ｂとの差で与えられる電荷Ｑｌが注入される。よ
って、電荷ＱＩを電圧ＶＩＢに応じて変化させることが
できる。このような電荷注入法をゲート入力方式または
Ｆｉ ｌ ｌ＆ｓｐ１１１人力刃式という。この第４図
（ａ）の状態のとき、フローティング拡散領域４９（Ｆ
Ｄ）では電荷ＱＯが取出される。
Ｃ３ゲート４５における“Ｈ”レベルのポテンシャル５
５と設定電圧ＶＩＢで決まるＧ１ゲート４３のポテンシ
ャル５Ｂとの差で与えられる電荷Ｑｌが注入される。よ
って、電荷ＱＩを電圧ＶＩＢに応じて変化させることが
できる。このような電荷注入法をゲート入力方式または
Ｆｉ ｌ ｌ＆ｓｐ１１１人力刃式という。この第４図
（ａ）の状態のとき、フローティング拡散領域４９（Ｆ
Ｄ）では電荷ＱＯが取出される。
第４図（ｂ）の状態のときには、電荷Ｑｌがフローティ
ング拡散領域４９（ＦＤ）に注ぎ込まれ、昇圧電圧ＶＧ
Ｇが印加される拡散領域５４のＣＣＤドレインに電荷Ｑ
Ｏが排出される。すなわち、ＦＤではＱｌの流入とＱＯ
の流出とが交互に行われる。その差が容量ＣＦ’Ｄによ
り積分され、所定電圧ＶＦＤが決まる。これを次式に示
す。
ング拡散領域４９（ＦＤ）に注ぎ込まれ、昇圧電圧ＶＧ
Ｇが印加される拡散領域５４のＣＣＤドレインに電荷Ｑ
Ｏが排出される。すなわち、ＦＤではＱｌの流入とＱＯ
の流出とが交互に行われる。その差が容量ＣＦ’Ｄによ
り積分され、所定電圧ＶＦＤが決まる。これを次式に示
す。
従って、ＱＯ＞Ｑ Ｉならば、電圧ＶＦＤは高くなり、
反転増幅器１４によって電圧ＶＩＢは低くなるので、人
力電荷Ｑｌは増加する。ＱＯ＜Ｑｌならば、上記と逆に
なり入力電荷Ｑｌは減少する。
反転増幅器１４によって電圧ＶＩＢは低くなるので、人
力電荷Ｑｌは増加する。ＱＯ＜Ｑｌならば、上記と逆に
なり入力電荷Ｑｌは減少する。
よって、この系の安定条件はＱ Ｉ −ＱＯとなり、そ
の時の電圧ＶＩＢに安定する。
の時の電圧ＶＩＢに安定する。
上記バイアス回路によりて、バイアスされる実際の信号
電荷を転送するＣＣＤ遅延線１５の最大転送可能電荷を
Ｑａ、そのチャネル幅をＷａとする。
電荷を転送するＣＣＤ遅延線１５の最大転送可能電荷を
Ｑａ、そのチャネル幅をＷａとする。
このＣＣＤ遅延線１５とＣＣＤレジスタの入力形状を同
一にし、かつ入力可能電荷がＱａより十分に大きいと−
すれば、最大転送可能電荷Ｑａはチャネル幅Ｗａと比例
する。また、ＣＣＤＣＣレジスタの電荷ＱＯは、ＦＤ（
フローティング拡散領域３９）以降のチャネルの最大電
荷転送量であり、チャネル幅ＷＯと比例する。よって、
次式が成り立つ。
一にし、かつ入力可能電荷がＱａより十分に大きいと−
すれば、最大転送可能電荷Ｑａはチャネル幅Ｗａと比例
する。また、ＣＣＤＣＣレジスタの電荷ＱＯは、ＦＤ（
フローティング拡散領域３９）以降のチャネルの最大電
荷転送量であり、チャネル幅ＷＯと比例する。よって、
次式が成り立つ。
Ｑ ａ ： ＱＯ＝Ｗａ ： ＷＯ−（２）これにより
、チャネル幅ＷＯを任意に設定することにより、ＣＣＤ
遅延線１５の最大転送可能電荷量の一定の割合の電荷を
ＣＣＤレジスタＩ３に入力することができる。その時の
電圧ＶＩＢはＣＣＤ７延線１５がある割合の電荷を入力
しているときの電圧であり、ＶＩＢをＣＣＤ遅延線１５
の入力バイアスに用いることにより、最大電荷転送量の
任意の割合のポイントにバイアス電圧を設定することが
できる。また、製造バラツキにより、ＣＣＤの最大電荷
転送量がばらついても、上記設定された割合でバイアス
電圧を設定しているので常に最適なバイアスができるよ
うに構成されている。
、チャネル幅ＷＯを任意に設定することにより、ＣＣＤ
遅延線１５の最大転送可能電荷量の一定の割合の電荷を
ＣＣＤレジスタＩ３に入力することができる。その時の
電圧ＶＩＢはＣＣＤ７延線１５がある割合の電荷を入力
しているときの電圧であり、ＶＩＢをＣＣＤ遅延線１５
の入力バイアスに用いることにより、最大電荷転送量の
任意の割合のポイントにバイアス電圧を設定することが
できる。また、製造バラツキにより、ＣＣＤの最大電荷
転送量がばらついても、上記設定された割合でバイアス
電圧を設定しているので常に最適なバイアスができるよ
うに構成されている。
ところが、上記構成のバイアス回路において、電源投入
時やその他外部要因によって、設定電圧ＶＩＢが低くな
り、ＶＩＢのポテンシャルがφＳｌパルスの“Ｌ“レベ
ルのポテンシャル５７より低くなると、ＣＣＤレジスタ
１３に電荷が注入されなくなる。すると、ＦＤに電荷が
転送されず、電圧ＶＦＤが上昇する。ＶＦＤが上昇する
と、反転増幅器１４の出力である電圧ＶＩＢはますます
低下し、ＶＩＢのポテンシャル５６はφＳｌパルスの“
Ｌ°レベルのポテンシャル５７以下で固定されてしまい
、入力バイアス電圧が生成されないという欠点がある。
時やその他外部要因によって、設定電圧ＶＩＢが低くな
り、ＶＩＢのポテンシャルがφＳｌパルスの“Ｌ“レベ
ルのポテンシャル５７より低くなると、ＣＣＤレジスタ
１３に電荷が注入されなくなる。すると、ＦＤに電荷が
転送されず、電圧ＶＦＤが上昇する。ＶＦＤが上昇する
と、反転増幅器１４の出力である電圧ＶＩＢはますます
低下し、ＶＩＢのポテンシャル５６はφＳｌパルスの“
Ｌ°レベルのポテンシャル５７以下で固定されてしまい
、入力バイアス電圧が生成されないという欠点がある。
このような欠点の対処策としては、入力バイアス回路の
注入パルスφＳｌを生成するパルス生成回路１７．制御
パルスφＳＫＭを生成するパルス生成回路１８をそれぞ
れ第６図、第７図に示すような構成にする。第６図及び
第７図において、６１は２層ポリシリコンゲートのデプ
レッションＮ型ＭＯ８ＰＥＴ 。
注入パルスφＳｌを生成するパルス生成回路１７．制御
パルスφＳＫＭを生成するパルス生成回路１８をそれぞ
れ第６図、第７図に示すような構成にする。第６図及び
第７図において、６１は２層ポリシリコンゲートのデプ
レッションＮ型ＭＯ８ＰＥＴ 。
６２、８６．６７及び７１．７３．７５はデプレッショ
ンＮ型ＭＯ８ＦＥＴ 、 ６３． ６４． ６ｇ、
７２． ７４はＮ型ＭＯ８ＰＥＴ 。
ンＮ型ＭＯ８ＦＥＴ 、 ６３． ６４． ６ｇ、
７２． ７４はＮ型ＭＯ８ＰＥＴ 。
６５は容量である。これらの回路はパルス生成回路１７
において電圧ＶＩＢを検出し、φＳ１パルスの“Ｌ”レ
ベルが常にＶＩＢより低くなるような構成になっている
。しかし、このような構成では、低電源電圧動作時等、
パルス生成回路１７を高速動作させることは困難であり
、低電圧で高速動作が要求されるＣＣＤレジスタには不
向きである。
において電圧ＶＩＢを検出し、φＳ１パルスの“Ｌ”レ
ベルが常にＶＩＢより低くなるような構成になっている
。しかし、このような構成では、低電源電圧動作時等、
パルス生成回路１７を高速動作させることは困難であり
、低電圧で高速動作が要求されるＣＣＤレジスタには不
向きである。
（発明が解決しようとする課題）
このように、従来では電源投入時やその他外部要因によ
って、設定電圧ＶＩＢが低くなると、ＣＣＤレジスタに
電荷が注入されなくなり、最悪の場合、入力バイアス電
圧が生成されないという欠点があり、パルス生成回路を
改良して対処しても低電圧で高速動作が要求されるＣＣ
Ｄレジスタには不向きである。
って、設定電圧ＶＩＢが低くなると、ＣＣＤレジスタに
電荷が注入されなくなり、最悪の場合、入力バイアス電
圧が生成されないという欠点があり、パルス生成回路を
改良して対処しても低電圧で高速動作が要求されるＣＣ
Ｄレジスタには不向きである。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、常に最適な入力バイアス電圧を生成
するゲート入力方式のＣＣＤレジスタを用いた電荷転送
素子の入力バイアス回路を提供することにある。
あり、その目的は、常に最適な入力バイアス電圧を生成
するゲート入力方式のＣＣＤレジスタを用いた電荷転送
素子の入力バイアス回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の電荷転送素子の入力バイアス回路は、信号電
荷がクロックパルスのタイミングで伝送されるゲート入
力方式のＣＣＤレジスタと、前記ＣＣＤレジスタの入力
拡散領域に印加される注入パルスを発生する注入パルス
発生手段と、前記注入パルス発生手段で発生したパルス
の低（“Ｌ“）レベルを発生する低レベル信号発生手段
と、前記ＣＣＤレジスタへの入力信号のポテンシャルレ
ベルと前記低レベル信号発生手段による“Ｌルーベルと
を比較し、このＣＣＤレジスタの入力信号のポテンシャ
ルレベルが常に注入パルスの“Ｌ”レベル以上に制御さ
れるポテンシャルレベル制御手段とを具備したことを特
徴としている。
荷がクロックパルスのタイミングで伝送されるゲート入
力方式のＣＣＤレジスタと、前記ＣＣＤレジスタの入力
拡散領域に印加される注入パルスを発生する注入パルス
発生手段と、前記注入パルス発生手段で発生したパルス
の低（“Ｌ“）レベルを発生する低レベル信号発生手段
と、前記ＣＣＤレジスタへの入力信号のポテンシャルレ
ベルと前記低レベル信号発生手段による“Ｌルーベルと
を比較し、このＣＣＤレジスタの入力信号のポテンシャ
ルレベルが常に注入パルスの“Ｌ”レベル以上に制御さ
れるポテンシャルレベル制御手段とを具備したことを特
徴としている。
（作用）
この発明では、ポテンシャルレベル制御手段により、入
力バイアス回路のＣＣＤレジスタの入力部のＶＩＢのポ
テンシャルがφＳ１パルスの“Ｌ”レベルのポテンシャ
ルより低くなった時、ＶＩＢのポテンシャルをφＳｔパ
ルスの“Ｌ°レベルのポテンシャルより高くするように
制御する。
力バイアス回路のＣＣＤレジスタの入力部のＶＩＢのポ
テンシャルがφＳ１パルスの“Ｌ”レベルのポテンシャ
ルより低くなった時、ＶＩＢのポテンシャルをφＳｔパ
ルスの“Ｌ°レベルのポテンシャルより高くするように
制御する。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例による電荷転送素子の入力
バイアス回路の構成を示す回路図である。
バイアス回路の構成を示す回路図である。
第４図の構成において、ＣＣＤレジスタ１３と反転増幅
器Ｉ４によって出力される設定電圧ＶＩＢを変換回路１
てＶＩＢのポテンシャルに変換し、その出力をコンパレ
ータ２の負入力端に接続する。
器Ｉ４によって出力される設定電圧ＶＩＢを変換回路１
てＶＩＢのポテンシャルに変換し、その出力をコンパレ
ータ２の負入力端に接続する。
一方、φＳｌパルスの“Ｌ”レベルの電圧ＶＬが出力さ
れる電圧発生回路３をコンパレータ２の正入力端に接続
する。コンパレータ２の出力はＮチャネルのＭＯＳ Ｐ
ＥＴ ４のゲートに接続し、ドレインを十分に高い電圧
ＶＤＤに接続し、ソースをＶＩＢの出力端に接続する。
れる電圧発生回路３をコンパレータ２の正入力端に接続
する。コンパレータ２の出力はＮチャネルのＭＯＳ Ｐ
ＥＴ ４のゲートに接続し、ドレインを十分に高い電圧
ＶＤＤに接続し、ソースをＶＩＢの出力端に接続する。
パルス生成回路１７．１８はそれぞれクロックパルス発
生回路１２からの各クロックパルスφ２Ｄ、 φＩＤ
を入力する。
生回路１２からの各クロックパルスφ２Ｄ、 φＩＤ
を入力する。
コンパレータで常にＶＩＢのポテンシャルとφＳ１パル
スの″Ｌ″レベルのポテンシャルヲ比較してＶＩＢのポ
テンシャルがφＳ１パルスのボテンシャルより低くなっ
た時にのみコンパレータが反転するように構成されてい
る。コンパレータが反転したときにＭＯＳ ＰＥＴがオ
ンしてＶＩＢに高い電圧がかかり、ＶＩＢのポテンシャ
ルが高くなる。
スの″Ｌ″レベルのポテンシャルヲ比較してＶＩＢのポ
テンシャルがφＳ１パルスのボテンシャルより低くなっ
た時にのみコンパレータが反転するように構成されてい
る。コンパレータが反転したときにＭＯＳ ＰＥＴがオ
ンしてＶＩＢに高い電圧がかかり、ＶＩＢのポテンシャ
ルが高くなる。
ＶＩＢのポテンシャルがφＳ１パルスのＬ” レベルの
ポテンシャルより高くなると、コンパレータが再び反転
してＭＯＳ ＦＥＴがオフする。これにより、この入力
バイアス回路が通常ループに戻る。
ポテンシャルより高くなると、コンパレータが再び反転
してＭＯＳ ＦＥＴがオフする。これにより、この入力
バイアス回路が通常ループに戻る。
第２図に第１図の回路の具体的な構成例を示す。
クロックパルス発生回路１２により動作するパルス生成
回路１７及び１８はそれぞれＭＯＳ ＦＥＴ ２１〜２
８及び２４〜２ＢでなるＣＭＯＳインバータ構成になっ
ている。
回路１７及び１８はそれぞれＭＯＳ ＦＥＴ ２１〜２
８及び２４〜２ＢでなるＣＭＯＳインバータ構成になっ
ている。
パルス生成回路１７はクロックパルス発生回路１２から
発生されるクロックパルスφ２Ｄを入力し、注入パルス
φＳｌを出力する。パルス生成回路１８はクロックパル
ス発生回路１２から発生されるクロックパルスφＩＤを
入力し、制御パルスφＳＫＭを出力する。
発生されるクロックパルスφ２Ｄを入力し、注入パルス
φＳｌを出力する。パルス生成回路１８はクロックパル
ス発生回路１２から発生されるクロックパルスφＩＤを
入力し、制御パルスφＳＫＭを出力する。
それぞれのパルスφＳｌ、 φＳＫＭはＣＣＤレジス
タ１３の拡散領域４１． Ｇ３ゲート４５に供給される
。
タ１３の拡散領域４１． Ｇ３ゲート４５に供給される
。
ＣＣＤレジスタ１３のフローティング拡散領域４９（Ｆ
Ｄ）に接続され所定電圧ＶＦＤか供給される反転増幅
器１４はＮ型のＭＯＳ ＰＥＴ ２７と定電流源２８と
の接続ノードの電位をインバータ２９を介して設定電圧
ＶＩＢを出力する。この出力ＶＩＢがＣＣＤレジスタ１
３のＧ１ゲート４３と変換回路１に供給される。この変
換回路１はＧ１ゲート４３と同じ２層ポリシリコンゲー
トのデプレッションＮ型ＭＯ８ＰＥＴ ２９のゲートに
ＶＩＢが印加され、定電流源３０により、出力はＧ１ゲ
ート４３下のポテンシャルと同じになるように構成され
ている。
Ｄ）に接続され所定電圧ＶＦＤか供給される反転増幅
器１４はＮ型のＭＯＳ ＰＥＴ ２７と定電流源２８と
の接続ノードの電位をインバータ２９を介して設定電圧
ＶＩＢを出力する。この出力ＶＩＢがＣＣＤレジスタ１
３のＧ１ゲート４３と変換回路１に供給される。この変
換回路１はＧ１ゲート４３と同じ２層ポリシリコンゲー
トのデプレッションＮ型ＭＯ８ＰＥＴ ２９のゲートに
ＶＩＢが印加され、定電流源３０により、出力はＧ１ゲ
ート４３下のポテンシャルと同じになるように構成され
ている。
また、φＳ１パルスの″Ｌルベルの電圧ＶＬが出力され
る電圧発生回路３はＭＯＳ ＦＥＴ ３１．３２．３３
で構成され、パルス生成回路１７と同一構成であり、φ
２Ｄのクロックパルスの入力端に一定電圧、例えばＶＤ
Ｄを加えることにより注入パルスφＳｌの′Ｌ＃レベル
が出力されるようになっている。
る電圧発生回路３はＭＯＳ ＦＥＴ ３１．３２．３３
で構成され、パルス生成回路１７と同一構成であり、φ
２Ｄのクロックパルスの入力端に一定電圧、例えばＶＤ
Ｄを加えることにより注入パルスφＳｌの′Ｌ＃レベル
が出力されるようになっている。
上記変換回路１％電圧発生回路３の出力はコンパレータ
２の負入力端子、正入力端子に供給され、出力がＭＯＳ
ＦＥＴ ４を介して帰還される。
２の負入力端子、正入力端子に供給され、出力がＭＯＳ
ＦＥＴ ４を介して帰還される。
上記構成の回路の動作について説明する。
ＣＣＤレジスタ１３にφＳｔ、 φＳＫＭ 、 φ
ＩＤ、 φ２Ｄの各パルスが加えられることにより、
このＣＣＤレジスタ１３に電荷が入力され、ＦＤで検出
した所定電圧ＶＦＤを反転増幅器１４を介してＧ１ゲー
ト４３に帰還することにより、設定電圧ＶＩＢが生成さ
れる。このとき、コンパレータ１４は常に負入力側のＶ
ＩＢのポテンシャル（第４図中５６）と正入力側のφＳ
１パルスの“Ｌ”レベルのポテンシャル（第４図中５７
）を比較しているが、ＣＣＤレジスタ１３に電荷が入力
されている状態では、必ずＶＩＢのポテンシャルよりφ
Ｓ１パルスの“Ｌ“レベルのポテンシャルの方が低いの
で、コンパレータ２の出力は“Ｌゝレベルとなり、ＭＯ
Ｓ ＦＥＴ ４はオフ状態である。よって、電圧ＶＩＢ
に変化を与えず、正常ループで動作する。
ＩＤ、 φ２Ｄの各パルスが加えられることにより、
このＣＣＤレジスタ１３に電荷が入力され、ＦＤで検出
した所定電圧ＶＦＤを反転増幅器１４を介してＧ１ゲー
ト４３に帰還することにより、設定電圧ＶＩＢが生成さ
れる。このとき、コンパレータ１４は常に負入力側のＶ
ＩＢのポテンシャル（第４図中５６）と正入力側のφＳ
１パルスの“Ｌ”レベルのポテンシャル（第４図中５７
）を比較しているが、ＣＣＤレジスタ１３に電荷が入力
されている状態では、必ずＶＩＢのポテンシャルよりφ
Ｓ１パルスの“Ｌ“レベルのポテンシャルの方が低いの
で、コンパレータ２の出力は“Ｌゝレベルとなり、ＭＯ
Ｓ ＦＥＴ ４はオフ状態である。よって、電圧ＶＩＢ
に変化を与えず、正常ループで動作する。
しかし、電源投入時や外部サージ等により一時的に電圧
ＶＩＢが低下し、ＶＩＢのポテンシャルがφＳｌパルス
の“Ｌ°レベルのポテンシャルより低くなったとき、コ
ンパレータ２が反転して“Ｈ。
ＶＩＢが低下し、ＶＩＢのポテンシャルがφＳｌパルス
の“Ｌ°レベルのポテンシャルより低くなったとき、コ
ンパレータ２が反転して“Ｈ。
レベルとなり、ＭＯＳ ＰＥＴ ４はオン状態となり、
電圧ＶＩＢを上昇させる。この動作により、電圧ＶＩＢ
のポテンシャルかφＳｌの“Ｌ°レベルのポテンシャル
を超えたとき、コンパレータ２が再び反転し、“Ｌ”レ
ベルとなり、ＭＯＳ ＰＥ７４はオフ状態となり、正常
ループ動作になる。
電圧ＶＩＢを上昇させる。この動作により、電圧ＶＩＢ
のポテンシャルかφＳｌの“Ｌ°レベルのポテンシャル
を超えたとき、コンパレータ２が再び反転し、“Ｌ”レ
ベルとなり、ＭＯＳ ＰＥ７４はオフ状態となり、正常
ループ動作になる。
このようにすれば、設定電圧ＶＩＢのポテンシャルを常
にφＳｌの“Ｌ”レベルのポテンシャルより高く制御す
ることができる。
にφＳｌの“Ｌ”レベルのポテンシャルより高く制御す
ることができる。
また、パルス生成回路１７．１８の構成については第６
図、第７図の従来例のように工夫する必要がなく、簡単
な構成でよいから、十分に低電圧動作、高速動作が可能
である。また、変換回路１の出力をコンパレータ２の正
入力端子電圧発生回路３の出力をコンパレータ２の負入
力端子に接続し、ＭＯＳ ＰＥＴ ４をＰチャネル型と
しても、上記と同様の動作が可能である。
図、第７図の従来例のように工夫する必要がなく、簡単
な構成でよいから、十分に低電圧動作、高速動作が可能
である。また、変換回路１の出力をコンパレータ２の正
入力端子電圧発生回路３の出力をコンパレータ２の負入
力端子に接続し、ＭＯＳ ＰＥＴ ４をＰチャネル型と
しても、上記と同様の動作が可能である。
［発明の効果］
以上説明したようにこの発明によれば、ゲート入力方式
（Ｆｉｌｌ＆５ｐｉ１１）のＣＣＤレジスタを使用し、
電源投入時や外部サージ等によりバイアス電圧が低下し
ても、コンパレータの出力によって速やかにバイアス電
圧を通常動作ループに導くので、常に正常な入力バイア
ス電圧を与えると共に、低電圧動作、高速動作が可能な
電荷転送素子の入力バイアス回路が提供できる。
（Ｆｉｌｌ＆５ｐｉ１１）のＣＣＤレジスタを使用し、
電源投入時や外部サージ等によりバイアス電圧が低下し
ても、コンパレータの出力によって速やかにバイアス電
圧を通常動作ループに導くので、常に正常な入力バイア
ス電圧を与えると共に、低電圧動作、高速動作が可能な
電荷転送素子の入力バイアス回路が提供できる。
第１図はこの発明の一実施例による構成の回路図、第２
図は第１図の回路の具体的な構成例を示す回路図、第３
図は従来の電荷転送素子の入力バイアス回路の構成を示
す回路図、第４図（ａ）。 （ｂ）はそれぞれゲート入力方式（Ｐｉ １１＆ｓｐ１
１１）のＣＣＤレジスタの動作を示すポテンシャル図、
第５図は上記ＣＣＤレジスタに供給される各パルスのタ
イミングチャート、第６図及び第７図はそれぞれ第３図
中の一部の回路図である。 ■・・・変換回路、２・・・コンパレータ、８・・・電
圧発生回路、４・・・ＭＯＳ ＰＥＴ Ｓ１１・・・入
力端子、１２・・・クロックパルス発生回路、１３・・
・ＣＣＤレジスタ、１４・・・反転増幅器、１５・・・
ＣＣＤ遅延線、１Ｂ・・・抵抗、１７゜１８・・・パル
ス生成回路。
図は第１図の回路の具体的な構成例を示す回路図、第３
図は従来の電荷転送素子の入力バイアス回路の構成を示
す回路図、第４図（ａ）。 （ｂ）はそれぞれゲート入力方式（Ｐｉ １１＆ｓｐ１
１１）のＣＣＤレジスタの動作を示すポテンシャル図、
第５図は上記ＣＣＤレジスタに供給される各パルスのタ
イミングチャート、第６図及び第７図はそれぞれ第３図
中の一部の回路図である。 ■・・・変換回路、２・・・コンパレータ、８・・・電
圧発生回路、４・・・ＭＯＳ ＰＥＴ Ｓ１１・・・入
力端子、１２・・・クロックパルス発生回路、１３・・
・ＣＣＤレジスタ、１４・・・反転増幅器、１５・・・
ＣＣＤ遅延線、１Ｂ・・・抵抗、１７゜１８・・・パル
ス生成回路。
Claims (3)
- （１）信号電荷がクロックパルスのタイミングで伝送さ
れるゲート入力方式のＣＣＤレジスタと、前記ＣＣＤレ
ジスタの入力拡散領域に印加される注入パルスを発生す
る注入パルス発生手段と、前記注入パルス発生手段で発
生したパルスの低（“Ｌ”）レベルを発生する低レベル
信号発生手段と、 前記ＣＣＤレジスタへの入力信号のポテンシャルレベル
と前記低レベル信号発生手段による“Ｌ”レベルとを比
較し、このＣＣＤレジスタの入力信号のポテンシャルレ
ベルが常に注入パルスの“Ｌ”レベル以上に制御される
ポテンシャルレベル制御手段と を具備したことを特徴とする電荷転送素子の入力バイア
ス回路。 - （２）前記低レベル信号発生手段は前記注入パルス発生
手段と同一構成であり、前記クロックパルスの入力部に
一定電圧を加えることにより注入パルスの“Ｌ”レベル
を出力することを特徴とする請求項１記載の電荷転送素
子の入力バイアス回路。 - （３）前記ポテンシャルレベル制御手段は前記ＣＣＤレ
ジスタへの入力信号の電圧に応じてＣＣＤ内で起こるポ
テンシャルプロファイルと同等に変換される変換回路を
介して与えられるポテンシャルレベルと前記低レベル信
号発生手段における“Ｌ”レベルとを比較することを特
徴とする請求項１記載の電荷転送素子の入力バイアス回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153597A JPH0821712B2 (ja) | 1990-06-12 | 1990-06-12 | 電荷転送素子の入力バイアス回路 |
| KR1019910009500A KR940006617B1 (ko) | 1990-06-12 | 1991-06-10 | 전하전송소자의 입력바이어스회로 |
| US07/713,086 US5140623A (en) | 1990-06-12 | 1991-06-11 | Input bias circuit for gate input type charge transfer device for controlling the potential level of the input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153597A JPH0821712B2 (ja) | 1990-06-12 | 1990-06-12 | 電荷転送素子の入力バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0444330A true JPH0444330A (ja) | 1992-02-14 |
| JPH0821712B2 JPH0821712B2 (ja) | 1996-03-04 |
Family
ID=15565969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153597A Expired - Fee Related JPH0821712B2 (ja) | 1990-06-12 | 1990-06-12 | 電荷転送素子の入力バイアス回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5140623A (ja) |
| JP (1) | JPH0821712B2 (ja) |
| KR (1) | KR940006617B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376906A (en) * | 1992-10-21 | 1994-12-27 | Kabushiki Kaisha Toshiba | CCD filter having comb-shaped characteristics |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2973650B2 (ja) * | 1991-10-08 | 1999-11-08 | ソニー株式会社 | 電荷転送装置の出力回路 |
| JP3208829B2 (ja) * | 1992-04-06 | 2001-09-17 | ソニー株式会社 | 電荷結合装置 |
| US5929471A (en) * | 1997-05-30 | 1999-07-27 | Dalsa, Inc. | Structure and method for CCD sensor stage selection |
| JP3947308B2 (ja) * | 1998-06-17 | 2007-07-18 | 沖電気工業株式会社 | 半導体集積回路 |
| US7109784B2 (en) * | 2004-06-17 | 2006-09-19 | Kenet, Inc. | Gate bias circuit for MOS Charge Coupled Devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999171A (en) * | 1975-11-17 | 1976-12-21 | Texas Instruments Incorporated | Analog signal storage using recirculating CCD shift register with loss compensation |
| US4156818A (en) * | 1975-12-23 | 1979-05-29 | International Business Machines Corporation | Operating circuitry for semiconductor charge coupled devices |
| US4139784A (en) * | 1977-08-02 | 1979-02-13 | Rca Corporation | CCD Input circuits |
| US4503550A (en) * | 1982-07-01 | 1985-03-05 | Rca Corporation | Dynamic CCD input source pulse generating circuit |
| US4574384A (en) * | 1982-08-25 | 1986-03-04 | Hitachi, Ltd. | Signal transfer system using a charge transfer device |
| JPS59132669A (ja) * | 1983-01-20 | 1984-07-30 | Sony Corp | 電荷転送装置 |
| US5210777A (en) * | 1989-04-17 | 1993-05-11 | Sony Corporation | Charge coupled device having switched inverting and non-inverting input signal paths, input biassing circuit and temperature compensation |
-
1990
- 1990-06-12 JP JP2153597A patent/JPH0821712B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-10 KR KR1019910009500A patent/KR940006617B1/ko not_active Expired - Fee Related
- 1991-06-11 US US07/713,086 patent/US5140623A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376906A (en) * | 1992-10-21 | 1994-12-27 | Kabushiki Kaisha Toshiba | CCD filter having comb-shaped characteristics |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821712B2 (ja) | 1996-03-04 |
| US5140623A (en) | 1992-08-18 |
| KR920001845A (ko) | 1992-01-30 |
| KR940006617B1 (ko) | 1994-07-23 |
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