JPH0444355B2 - - Google Patents

Description

【発明の詳細な説明】

〔概 要〕 チツプ全体を所望のｎ行のビツト集合体に応じ
たｎ個のブロツクに分割し、各ブロツク毎に同一
のローデコーダを設け、各ローダコーダにはロー
アドレスA_Rもしくは隣りのローアドレスA_R＋１
を与え、各ブロツクから１行のメモリセルをアク
セスしてこれを各ブロツクに並設されたシフトレ
ジスタに接続し、さらに、シフトレジスタを再整
列してｎ個の直列入出力端子に接続することによ
り、所望の隣接するｎ行のビツト集合体のアクセ
スするようにしたバウンダリフリーの半導体記憶
装置であり、制御が簡単でアクセス時間を短縮
し、隣接行の順序でアクセスするものである。 〔産業上の利用分野〕 本発明は画像データ処理等のように多次元的デ
ータ処理に用いられるバウンダリフリーの半導体
記憶装置に関する。 〔従来の技術〕 例えば画像処理においては画像データを記憶す
るための画像メモリが用いられるが、この画像メ
モリは例えばグラフイツクデイスプレイ等に表示
される画像に対応して画像データを記憶している
ことが多い。 従来の画像用デユアルポートダイナミツク
RAMを第２１図を参照して説明する。第２１図
においては、1MビツトのメモリセルアレイMCA
のビツトマツプ構成が示されている。つまり、Ｘ
方向に沿つて1024個のメモリセルが配置され、Ｙ
方向に沿つて1024個のメモリセルが配置されてい
る。さらに、シリアルアクセス用メモリSAM０
〜SAM３がメモリセルアレイMCAの行方向に沿
つて配置されている。ここで、各シリアルアクセ
ス用メモリSAM０〜SAM３は1024ビツトのシフ
トレジスタにより構成されており、従つて、シリ
アルアクセスモードにおいては、メモリセルアレ
イMCAの４行分のデータが同時にシリアルアク
セス用メモリSAM０〜SAM３に並列転送され、
遂次、シリアルデータS_OUT０〜S_OUT３として転送
される。他方、ランダムアクセスモードであれ
ば、ローアドレスRA０〜RA７およびコラムア
ドレスCA０〜CA９により指定された４ビツトセ
ルがアクセスされて入出力端子IO₀〜IO₃に接続
される。 〔発明が解決しようとする問題点〕 しかしながら、第２１図の半導体記憶装置にお
いては、シリアルアクセスモード時に、第１行〜
第４行の並列転送、第５行〜第８行の並列転送、
…が行われるが、アドレスを論理的にスクランブ
ルをかけようとも、論理ビツトマツプ平面から任
意の位置の隣接４行をアクセスすることは不可能
である。つまり、第２１図に示す実線毎の転送バ
ウンダリが存在する。これを解決するために、複
数回の並列転送を行い、その際、各転送毎にシリ
アルアクセス用メモリSAM０〜SAM３の一部を
マスクすることにより任意の隣接する４行をアク
セスすることもできるが、これでは、制御は複雑
となり、また、アクセス時間も大きく、しかも、
得られるデータも隣接行の順序でない。 他方、ランダムアクセスモードでは、第２１図
の斜線で示す４ビツトセルをランダムアクセス入
出力端子IO₀〜IO₃に接続することにより４ビツ
トのアクセスが可能であるが、この４ビツト集合
体はローＹ方向ばかりかコラムＸ方向にもバウン
ダリを有する。この場合、数回のアクセスを行え
ば任意の４ビツト集合体をアクセスすることもで
きるが、やはり、制御は複雑となり、また、アク
セス時間も大きくなり、しかも隣接データの順序
でない。 従つて、本発明の目的は、シリアルアクセスモ
ード時に任意の隣接するｎ行のビツト集合体のア
クセスを可能にしたバウンダリフリーの半導体記
憶装置を提供することにある。 さらに、本発明の他の目的は、ランダムアクセ
スモード時に任意のビツト集合体形状のアクセス
を可能とするバウンダリフリーの半導体記憶装置
を提供することにある。 〔問題点を解決するための手段〕 上述の問題点を解決るための手段は第１Ａ図、
第１Ｂ図に示される。 第１Ａ図においては、メモリセルはｎ行のメモ
リセルブロツクB₀，B₁，…B_o-1に分割され、各
メモリセルブロツクの行方向にはｎ個の直列転送
手段SR₀，SR₁，…，SR_o-1が並設されている。
また、ｎ個の同一の行選択手段（ローデコーダ）
RDが各行のメモリセルブロツクに共通に設けら
れ、スイツチ手段RSWは各行選択手段にローア
ドレスA_Rもしくは該ローアドレスの隣りのロー
アドレスA_R＋１を与える。シリアルアクセスモ
ード時には、トランスフア手段TRは各行選択手
段によつてアクセスされた各メモリブロツクの１
行を対応の直列転送手段に一括並列接続し、そし
て、整列手段BACは各直列転送手段をｎ個の直
列入出力端子SI０〜SIO_o-1に対して再整列して
接続する。これにより、任意のｎ行のビツト集合
体のアクセスを可能としたものである。なお、第
１Ａ図において、メモリセルはｎ行×１列のメモ
リセルブロツクに分割されているが、ｎ行×ｍ列
（ｎ≧２，ｍ≧２）のメモリセルブロツクに分割
してもよい。 第１Ｂ図においては、メモリセルはｎ行×ｍ列
のメモリセルブロツクB₀₀，B₀₁，…，B₀._n-1；
B₁₀，B₁₁，…，B₁._n-1；…；B_o-1,0，B_o-1,1，…，
B_o-1,n-1に分割され、各メモリセルブロツクの行
方向には、ｎ×ｍ個の直列転送手段SR₀₀，SR₀₁，
…，SR_o-1,n-1が並設されている。また、ｎ個の
同一の行選択手段RDが各行のメモリセルブロツ
クに共通に設けられ、ｍ個の同一の列選択手段
（コラムデコーダ）CDが各列のメモリセルブロツ
クに設けられている。第１のスイツチ手段RSW
は、各行選択手段にローアドレスA_Rもしくは該
ローアドレスの隣りのローアドレスA_R＋１を与
え、第２のスイツチ手段CSWは各列選択手段に
コラムアドレスAcもしくは該コラムアドレスの
隣りのコラムアドレスAc＋１を与える。シリア
ルアクセスモード時には、トランスフア手段TR
が各行選択手段によつてアクセスされた各メモリ
セルブロツクの１行を対応の直列転送手段に一括
並列接続し、第１の整列手段BAC１が各直列転
送手段をｎ個の直列入出力端子SI０₀〜SI０_o-1に
対して再整列して接続する。ランダムアクセスモ
ード時には、第２の整列手段BAC２が各行選択
手段および各列選択手段によりアクセスされた各
メモリセルブロツクのｎ×ｍ個のセルを再整列す
る。これにより、所望のｎ行のビツト集合体のア
クセスを可能とすると共に所望の矩形状のビツト
集合体のアクセスをも可能としたものである。 なお、A_Rは外部から入力されるローアドレス
の総ビツト数ｋのうち下位log₂nビツトを除いた
上位の（ｋ−log₂n）ビツトで作られる10進アド
レスベクトル表記であり、同様に、Acは外部か
ら入力されるコラムアドレスの総ビツト数ｌのう
ち下位log₂mビツトを除いた上位の（ｌ−log₂m）
ビツトで作られる10進アドレスベクトル表記であ
る。また、本発明の好適な実施形態（例えば第４
図参照）においては、上記スイツチ手段（または
第１のスイツチ手段）RSWは、ローアドレスの
中の所定数のアドレスビツトRA２〜RA９を入
力し該アドレスビツトに＋１を加算して出力する
インクリメンタINRと、前記各メモリセルブロ
ツクにそれぞれ共通に設けられ、それぞれ前記ロ
ーアドレスの残りのアドレスビツトRA０，RA
１に応答して、前記所定数のアドレスビツトまた
は前記インクリメンタから出力される加算された
アドレスビツトのいずれか一方を選択出力してそ
れぞれ対応する前記ローデコーダRD０〜RD３
に入力するスイツチRSW０〜RSW３とを有して
いる。 〔作 用〕 第１Ａ図に示す手段によれば、シリアルアクセ
スモード時に論理ビツトマツプ平面の任意の位置
の隣接のｎ行たとえば４行をアクセスされ、第１
の整列手段により隣接行データの順序でアクセス
される。 さらに、第１Ｂ図の手段によれば、シリアルア
クセスモード時は第１Ａ図の手段と同一である
が、ランダムアクセスモード時には、整列手段は
ｎ×ｍ個のセルを再配列する際に一部のセルを無
効化することにより、n′×m′個（n′≦ｎ，m′≦
ｍ）のビツト集合体のアクセスをを可能とする。
つまり、ビツト集合体の縮小、拡大が可能とな
る。また、好適な実施形態においてスイツチ手段
RSWが、多数のメモリセルブロツクに対して共
通に設けられた（１個の）インクリメンタと、各
メモリセルブロツクにそれぞれ配設され上記イン
クリメントの出力（＋１アドレス）または入力さ
れたそのままのローアドレスのいずれかを選択し
て対応するローデコーダに入力するスイツチとを
有することにより、回路面積の縮小化、ひいては
回路の微細化を図ることが可能となる。 〔実施例〕 まず、第２図を参照して本発明に係るバウンダ
リフリーの半導体記憶装置の概略を説明する。第
２図において、シリアルアクセスモード時におい
ては、転送アドレスとしてローアドレスRA０〜
RA９により任意のローY₀（０≦Y₀≦1023）を与
えて隣接４行（Y₀，Y₀＋１，Y₀＋２，Y₀＋３）
をシリアルアクセス用メモリSAM０〜SAM３に
並列転送し、遂次、シリアルデータS_OUT０〜
S_OUT３として転送される。このとき、シリアルデ
ータS_OUT０〜S_OUT３３は、アドレスに関係なく、
行Y₀，Y₀＋１，Y₀＋２，Y₀＋３の順となるよう
に、図示しない整列回路が動作する。 また、ランダムアクセスモード時には、１つの
ローの選択Y₀は10ビツトのローアドレスRA０〜
RA９によつて行われ、１つのコラムX₀は10ビツ
トのコラムアドレスCA０〜CA９によつて行われ
る。ここで、４×４の矩形状のビツト集合体を同
時にアクセスする場合を想定し、この場合、ビツ
トマツプ上にポインテイングビツトPBを指定し
てアクセスすることによりポインテイングビツト
PBの近傍ビツト（太線枠内）もアクセスされ、
ランダムアクセス用入出力端子IO₀〜IO₁₅に接続
される。このとき、ビツトマツプ上のいずれのビ
ツトもこのようなポインテイングビツトPBとな
り得る場合には、チツプ内においてバウンダリが
存在しない、つまりバウンダリフリーとなる。 また、ポインテイングビツトPBがチツプの限
界に近づくと、チツプバウンダリが存在する。そ
こで、このようなチツプバウンダリを消滅させる
ために、バウンダリを循環的にする。たとえば、
第３Ａ図に示すごとく、バウンダリがチツプのロ
ーバウンダリを超えたときには、ローアドレスの
小さい領域も同時にアクセスするようにし、ま
た、第３Ｂ図に示すごとく、バウンダリがチツプ
のコラムバウンダリを超えたときには、コラムア
ドレスの小さい領域も同時にアクセスするように
し、さらに、第３Ｃ図に示すごとく、バウンダリ
がチツプのローバウンダリ、コラムバウンダリの
両方を超えたときには、ローアドレスおよびコラ
ムアドレスの両方が小さい領域も同時にアクセス
するようにする。これにより、チツプバウンダリ
フリーの半導体記憶装置が得られる。 第４図は本発明に係る半導体記憶装置（チツ
プ）の一実施例を示す回路図である。第４図にお
いては、lM（1048576）ビツトのメモリセルが16
セルブロツクB₀₀，B₀₁，…，B₃₃に分割されてい
る。つまり、各セルブロツクB₀₀，B₀₁，…，B₃₃
は64K（65536）ビツトである。ここで、メモリセ
ルのビツトマツプ（第２図参照）は第５図に示す
ごとくブロツク割付けされる。 ４つのセルブロツクB₀₀，B₀₁，B₀₂，B₀₃に対
しては１つのローデコーーダRD０が共通に設け
られ、４つのセルブロツクB₁₀，B₁₁，B₁₂，B₁₃
に対しては１つのローデコーダRD１が共通に設
けられ、４つのセルブロツクB₂₀，B₂₁，B₂₂，
B₂₃に対しては１つのローデコーダRD2が共通に
設けられ、４つのセルブロツクB₃₀，B₃₁，B₃₂，
B₃₃に対しては１つのローデコーダRD３が共通
に設けられている。これらローデコーダRD０〜
RD３は同一構成である。他方４つのセルブロツ
クB₀₀，B₁₀，B₂₀，B₃₀に対しては１つのコラム
デコーダCD０が共通に設けられ、４つのセルブ
ロツクB₀₁，B₁₁，B₂₁，B₃₁に対しては１つのコ
ラムデコーダCD１が共通に設けられ、４つのセ
ルブロツクB₀₂，B₁₂，B₂₂，B₃₂に対しては１つ
のコラムデコーダCD２が共通に設けられ、４つ
のセルブロツクB₀₃，B₁₃，B₂₃，B₃₃に対しては
１つのコラムデコーダCD３が共通に設けられて
いる。これらコラムデコーダCD０〜CD３も同一
構成である。 10ビツトのローアドレスRA０〜RA９のうち
上位８ビツトRA２〜RA９はインクリメンタ
INRによつて＋１（10進表示）加算され、この結
果、＋０アドレス（スルー）および＋１アドレス
（インクリメント）の２つのアドレスがロー側ス
イツチRSW０〜RSW３に供給される。そして、
これらのロー側スイツチRSW０〜RSW３は10ビ
ツトのローアドレスのうち下位２ビツトRA０，
RA１に応じて２つのアドレス、すなわち＋０ア
ドレスおよび＋１アドレスを切替えて各ローデコ
ーダRD０〜RD３に供給する。他方、10ビツト
のコラムアドレスCA０〜CA９のうち上位８ビツ
トCA２〜CA９はインクリメンタINCによつて＋
１（10進表示）加算され、この結果、＋０アドレス
（スルー）および＋１アドレス（インクリメント）
の２つのアドレスがコラム側スイツチCSW０〜
CSW３に供給される。そして、これらのコラム
側スイツチCSW０〜CSW３は10ビツトのコラム
アドレスのうち下位２ビツトCA０，CA１に応じ
て２つのアドレス、すなわち＋０アドレスおよび
＋１アドレスを切替えて各コラムデコーダCD０
〜CD３に供給する。ただし、この場合、各セル
ブロツクは、後述するように、２つのビツト線が
アクセスされる構成をとつているため、コラム側
スイツチCSW０〜CSW３からの１ビツト出力
は、コラムデコーダでなく、セレクタS₀₀，S₁₀，
S₂₀，S₃₀；…；S₀₃，S₁₃，S₂₃，S₃₃に送出される。 16個のセレクタS₀₀，S₁₀，S₂₀，S₃₀；…；S₀₃，
S₁₃，S₂₃，S₃₃はブロツクデータバスBDB１，
BDB２を介してバス整列回路BAC２に接続され
ている。このバス整列回路BAC２は上位アドレ
スRA０，RA１，CA０，CA１に応じてセレク
タS₀₀〜S₃₃とランダムアクセス用入出力端子IO₀
〜IO₁₅との接続を制御する。 シリアルアクセスモード用として、各セルブロ
ツクB_ij（ｉ＝０〜３，ｊ＝０〜３）の行方向にシ
フトレジスタSR_ijを並設し、これらの出力SRO_ij
はマルチプレクサMPX０〜MPX３に接続され、
さらに、マルチプレクサMPX０〜MPX３のシリ
アルデータバスSRD₀〜SRD₃はバス整列回路
BAC１によりその順序を変更されてシリアルア
クセス用入出力端子SI０₀〜SI０₃に接続される。
シリアルアクセスモード時においても、ロー側ス
イツチRSW０〜〜RSW３をランダムアクセスモ
ード時と同様に動作させ、任意の４行Y₀，Y₀＋
１，Y₀＋２，Y₀＋３（Y₀はポインテイングビツ
トPBのローアドレス）が選択され、トランスフ
アゲートを介して1024ビツト×４行のシフトレジ
スタに一括並列転送される。なお、1024ビツト×
１行のシフトレジスタは、４セルブロツクに並設
されたシフトレジスタSR_i0、SR_i1，SR_i2SR_i3で構
成される。その後、ランダムアクセスとシリアル
アクセスの非同期なモードで、1024ビツト×４行
のシフトレジスタは高速のクロツクレートたとえ
ば約20〜30MHzでアドレスなしのデータ読出しを
行う。 ビツトマツプのブロツク割付けは第５図のごと
く行われているので、各セルブロツクB_i0，B_i1，
B_i2，B_i3の隣接する256個のセンスアンプ（第６
図に図示）はビツトマツプ上の４個置きのビツト
を有する。このため、マルチプレクサMPX０〜
MPX３は４ビツト→１ビツトの並直列変換を行
い、従つて、シフトジスタSR₀₀〜SR₃₃はマルチ
プレクサMPX０〜MPX３のシリアルクロツク
SCの４倍の周期を有するシフトクロツクP₁，P₂
により動作する。そして、４つのシリアルデータ
バスSRD₀〜SRD₃は再整列されて４つの直列入
出力端子SI０₀〜SI０₃に接続される。 また、制御回路CONTは、外部制御信号たと
えばチツプイネーブル信号、シリアルアクセ
スモード用の並列転送信号、リード／ライト
信号Ｒ／Ｗ、直列クロツクSCLK等を受信して
種々内部制御信号たとえば並列転送信号TR、シ
フトクロツクP₁，P₂，シリアルクロツクSC等を
発生する。たとえば、外部シフトクロツクSCLK
をバツフアリングして内部シフトクロツクSCを
発生し、また、内部シフトクロツクSCを４分周
してシフトクロツクP₁，P₂を発生し、さらに、
チツプイネーブル信号および外部転送信号
から内部転送信号TRを発生する。 第６図は第４図のセルブロツクB_ij周辺の詳細
な回路図である。第６図においては、フオールデ
ツトビツト線を用いている。つまり、第７図の部
分詳細図を示すように、各センスアンプSAの一
方側に接続された１対のビツト線と各ワード線と
の交差点に、１個置きにメモリセルが設けられて
いる。なお、第７図におけるセンスアンプSAは、
ラインPSAとビツト線BL０，０との間に交差
結合されたＰチヤネルトランジスタおよびライン
NSAとビツト線BL０，０との間に結合され
たＮチヤネルトランジスタにより構成され、ライ
ンPSAが高電位に且つラインNSAが低電位にさ
れたときに動作する。また、第６図において、ロ
ーデコーダRD_iは256個のワード線WL_i,0，WL_i,1，
…，WL_i,255から１つのワード線を選択するのに
対し、コラムデコーダCD_iはその列選択信号
CD_i0，CD_i,1，……，CD_i,127により２対のビツト
線たとえばBL０，０；BL１，１を選択し
てブロツク内データバスDB_ij,0，_ij,0，DB_ij,1，
DB_ij,1に接続し、さらに、これらの２対のブロツ
ク内データバスDB_ij,0，_ij,0，DB_ij,1，_ij,1の
いずれ１対がスイツチS_ijによつて選択されてブ
ロツクデータバス_ij，BDB_ijに接続される スイツチS_ijは、２つのデータバスラツチＬ０，
Ｌ１および２つのセレクタSEL０，SEL１により
構成され、また、各セレクタは、第８図に示すご
とく、、インバータＩ、アンド回路G₁，G₂、オア
回路G₃により構成されている。つまり、コラム
アドレスの１ビツトCSW_jに応じてデータバスラ
ツチＬ０，Ｌ１のいずれか一方をブロツクデータ
バスBDB_ij，_ijに接続する。 第６図の示すセルブロツクB_ijの構成によれば、
各コラムデコーダCD_jが128ビツト構成となるの
で、コラムデコーダの縮小に役立ち、従つて、大
容量化、高集積化に役立つものであるが、本発明
においては、このようなセルブロツク構成は単な
る一例にすぎない。つまり、オープンビツト線型
であつてもよい。また、各コラムデコーダCD_jが
256対のビツト線から１対のビツト線を直接選択
させるように構成してもよい。この場合、各コラ
ム側スイツチCSW０〜CSW１からの８ビツトア
ドレスはすべて対応のコラムデコーダCD_jに供給
され、また、スイツチS_ijは削除される。 各シフトレジスタSR_ijは256個のレジスタRG０
〜RG２５５よりなり、シフトクロツクP₁，P₂に
より循環的に動作し、レジスタRG０の出力がシ
フトレジスタSR_ijの出力SR０_ijとして出力され
る。 次に、ランダムアクセスモードについて説明す
る。 第４図において、第５図の太線枠に示す４×４
のビツト集合体（第２図も同一）をランダムアク
セスする場合には、ポインテイングビツトを左上
隅とするため、ビツトマツプＸ座標として、 （CA９，CA８，…，CA０）＝（0000000011）
また、ビツトマツプＹ座標として、 （RA９，RA８，…，RA０）＝
（0000000001） が外部より与えられる。つまり、各セルブロツク
B_ljに与えるアドレスの上位16ビツト（RA９〜
RA２，CA９〜CA２）が同一であれば、第５図
の太線枠で示すような４×４のアドレスバウンダ
リが論理平面に存在する。このとき、ポインテイ
ングビツトよりＸ座標（コラム）が大きい４ビツ
トおよびＹ座標（ロー）が大きい４ビツトを常に
アクセスするためには、ローデコーダRD０〜
RD３およびコラムデコータCD０〜CD３に入力
される上位16ビツトを＋０（スルー）か＋１（イン
クリメント）かの場合分けして入力すればよい。
このようにして、第５図の太線枠で示すアドレス
バウンダリは消滅する。 上述の＋０（スルー）か＋１（インクリメント）
かの場合分けは各セルブロツクB_ij毎に行わなけ
ればならないが、各行のセルブロツクたとえば
B₀₀，B₀₁，B₀₂，B₀₃CはローデコーダRD０を共
通とし、各列のセルブロツクたとえばB₀₀，B₁₀，
B₂₀，B₃₀はコラムデコーダCD０を共通としてい
るので、８個のロー側スイツチRSW０〜RSW３
およびコラム側スイツチCSW０〜CSW３のみで
よい。 第９図に示すように、各スイツチRSW０〜
RSW３（もしくはCSW０〜CSW３）は、ロー
（もしくはコラム）アドレスの下位２ビツトRA
０，RA１（もしくはCA０，CA１）をデコード
するデコーダDEC１と、デコーダDEC１の出力
SWTに応じて動作する８ビツトのセレクタSEL
とからなる。ここで、デコーダDEC１は、その
デコーダ論理が各スイツチにより異なり、第１表
に示すような論理式を満たす回路である。

【表】

【表】 ここでは、ビツト集合体がロー方向幅もコラム
方向幅も同一なために、ロー側スイツチの論理式
とコラム側スイツチの論理式とが一致している
が、ビツト集合体が２×８、３×５、…等のよう
にロー方向幅とコラム方向幅が異なれば当然異な
る。 第１表の論理式は第１０図により説明される。
ここで、第１０図はローアドレスバウンダリを示
す図であつて、横方向の３本の太線がローアドレ
スの上位８ビツトRA９〜RA２によるローアド
レスバウンダリである。ここで、４ブロツクB_0j，
B_ij，B_2j，B_3jはビツトマツプ平面のＹ座標（ロ
ー）の下位２ビツトの違いを有する。アクセスさ
れる４×４のビツト集合体の形態としては、，
，，の４通りである。形態の場合には、
ローアドレスバウンダリをまたぐことはないの
で、各セルブロツクB_0j，B_1j，B_2j，B_3jには同一
の外部アドレスRA９〜RA２がそのまま（スル
ー）で供給される。形態の場合には、セルブロ
ツクB_0jのローアドレスだけ＋１（インクリメン
ト）させ、形態の場合には、セルブロツクB_0j，
B_1jの各ローアドレスを＋１（インクリメント）さ
せ、形態の場合には、セルブロツクB_0j，B_1j，
B_2j各ローアドレスを＋１（インクリメント）させ
る。これを整理すると、第２表のごとくなる。

【表】 この第２表をポインテイングビツト位置を示す
ローアドレスの下位２ビツトRA１，RA０で論
理式化したものが第１表である。 なお、コラムアドレス側も同様である。 このようにして、ビツトマツプ上からバウンダ
リフリーの４×４のビツト集合体をアクセスたと
えばデータ読出しできるが、このまま、データが
ランダムアクセス用入出力端子IO₀〜IO₁₅に読出
されると、画像データの近傍処理としては不都合
である。たとえば、第１１図Ａに示すブツク対応
の４×４のビツト集合体は、整列せずに読出す
と、第１１図Ｂに示すごとくなり、ビツトマツプ
上のポインテイングビツトと他の近傍ビツトとが
４×４形状の論理関係が保持されず、この結果、
４×４の面アクセスが場所毎に異つてしまう。実
際には、第１１図Ｃに示すような、ランダムアク
セス用入出力端子配列が望まれる。 つまり、 １ ポインテイングビツトPBは常に入出力端子
IO₀にアクセスされる。 ２ ポインテイングビツトPBかから順にＸ方向
にインクリメントした位置にある４ビツトが
IO₀，IO₁，IO₂，IO₃の順にアクセスされる。 ３ その次に、Ｙ方向にインクリメントされ、そ
して２と同様に、Ｘ方向にインクリメントした
位置にある４ビツトがIO₄，IO₅，IO₆，IO₇の
順にアクセスされる。 ポインテイングビツトPBのアドレスに関係な
く常にビツトマツプ上から第１１図Ｃに示すIO
対応で４×４のビツト集合体をアクセスするため
に、バス整列回路BAC２が設けられている。バ
ス整列回路BAC２は、その詳細図を第１２図に
示すように、セルブロツクB_ijに接続されたブロ
ツクデータバスBDB_ijが16個のランダムアクセス
用入出力端子IO₀〜IO₁₅の１つに接続されるよう
に動作するデマルチプレクサ回路DMPX（実際に
は、16個のデマルチプレクサ）と、デマルチプレ
クサ回路DMPXの各デマルチプレクサ制御する
デコーダDEC２とを有する。この場合、デコー
ダDEC２は、ロー，コラムアドレスの下位４ビ
ツトRA１，RA０，CA１，CA０に応じてデマ
ルチプレクサ回路DMPXを制御する。なお、デ
マルチプレクサ回路DMPX内のアンド回路はた
とえば第１３図に示すCMOSスイツチで構成さ
れる。このように構成されたバス整列回路BAC
２は、第３表に示す対応で、バスブロツクB_ijと
ランダムアクセス用入出力端子IO_kとを接続す
る。

〔発明の効果〕

以上説明したように本発明によれば、シリアル
アクセスモード時には、隣接するｎ行をその順序
でアクセスされ、しかも転送バウンダリはない。 また、任意の大きさのビツト集合体のランダム
アクセスもその順序で、しかも、バウンダリフリ
ーで行える。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図は本発明の基本構成図、第
２図はビツトマツプ構成を示す図、第３Ａ図〜第
３Ｃ図はバウンダリフリーを説明する図、第４図
は本発明に係る半導体記憶装置の一実施例を示す
ブロツク回路図、第５図は本発明に係るビツトマ
ツプのブロツク割付けを示す図、第６図は第４図
のセルブロツクの詳細な回路図、第７図は第６図
の部分詳細図、第８図は第６図のセレクタの詳細
な回路図、第９図は第４図のロー側スイツチ（コ
ラム側スイツチ）の詳細な回路図、第１０図はロ
ーアドレスバウンダリを説明する図、第１１図は
第４図のセルブロツクデータを示す図、第１２図
は第４図のバス整列回路の詳細な回路図、第１３
図は第１２図の部分回路図、第１４図、第１４Ｂ
図は第６図のシフトレジスタの例を示す回路図、
第１５図は第１４Ａ図の回路動作を示すタイミン
グ図、第１６図は第６図の一括並列転送動作を示
すタイミング図、第１７図は第４図のマルチプレ
クサの詳細な回路図、第１８図は第４図のバス整
列回路の詳細な回路図、第１９図は第２図の変更
例を示す図、第２０図は画像処理を説明する図、
第２１図は従来のビツトマツプ構成を示す図であ
る。 B₀₀，B₀₁，……セルブロツク、RD０〜RD３
…ローデコーダ、CD０〜CD３…コラムデコー
ダ、RSW０〜RSW３…ロー側スイツチ、CSW
０〜CSW３…コラム側スイツチ、BAC１，BAC
２…バス整列回路、SR₀₀〜SR₄₄…シフトレジス
タ、MPX０〜MPX３…マルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ ｎ行のメモリセルブロツク（B₀〜B_o-1）と、 該メモリセルブロツクの行方向にそれぞれ並設
   されたｎ個の直列転送手段SR₀〜SR_o-1と、 前記メモリセルブロツクにそれぞれ共通に設け
   られたｎ個のローデコーダRDと、 該ローデコーダにそれぞれローアドレスA_Rま
   たは該ローアドレスの隣りのローアドレスA_R＋
   １を与えるスイツチ手段RSWと、 前記ローデコーダによつてアクセスされた前記
   各メモリセルブロツクの１行分をそれぞれ対応す
   る前記直列転送手段に一括並列接続するトランス
   フア手段TRと、 前記ｎ個の直列転送手段をｎ個の直列入出力端
   子SIO₀〜SIO_o-1に対し再整列させて接続する整
   列手段BACとを具備し、 前記スイツチ手段は、前記ローアドレスの中の
   所定数のアドレスビツトRA２〜RA９を入力し
   該アドレスビツトに＋１を加算して出力するイン
   クリメンタINRと、前記各メモリセルブロツク
   にそれぞれ共通に設けられ、それぞれ前記ローア
   ドレスの残りのアドレスビツトRA０，RA１に
   応答して、前記所定数のアドレスビツトまたは前
   記インクリメンタから出力される加算されたアド
   レスビツトのいずれか一方を選択出力してそれぞ
   れ対応する前記ローデコーダRD０〜RD３に入
   力するスイツチRSW０〜RSW３とを有し、それ
   によつて所望のｎ行分のビツト集合体のアクセス
   を行うようにしたことを特徴とする半導体記憶装
   置。 ２ ｎ行×ｍ列のメモリセルブロツクB₀₀〜
   B_o-1.0；……；B₀，_n-1〜B_o-1.n-1）と、 該メモリセルブロツクの各々の行方向に並設さ
   れたｎ×ｍ個の直列転送手段SR₀₀〜SR_o-1.0；…
   …；SR₀._n-1〜SR_o-1.n-1と、 前記行方向のメモリセルブロツクにそれぞれ共
   通に設けられたｎ個のローデコーダRDと、 前記列方向のメモリセルブロツクにそれぞれ共
   通に設けられたｍ個のコラムデコーダCDと、 前記ｎ個のローデコーダにそれぞれローアドレ
   スA_Rまたは該ローアドレスの隣りのローアドレ
   スA_R＋１を与える第１のスイツチ手段RSWと、 前記ｍ個のコラムデコーダにそれぞれコラムア
   ドレスA_cまたは該コラムアドレスの隣りのコラ
   ムアドレスA_c＋１を与える第２のスイツチ手段
   CSWと、 前記ｎ個のローデコーダによつてアクセスされ
   た前記各メモリセルブロツクの１行分をそれぞれ
   対応する前記直列転送手段に一括並列接続するト
   ランスフア手段TRと、 列方向の前記ｎ個の直列転送手段をｎ個の直列
   入出力端子SI０₀〜SI０_o-1に対し再整列させて接
   続する第１の整列手段BAC１と、 前記ｎ個のローデコーダおよび前記ｍ個のコラ
   ムデコーダによりアクセスされた各メモリセルブ
   ロツクのｎ×ｍ個のセルを再整列させる第２の整
   列手段BAC２とを具備し、 前記第１のスイツチ手段は、前記ローアドレス
   の中の所定数のアドレスビツトRA２〜RA９を
   入力し該アドレスビツトに＋１を加算して出力す
   るインクリメンタINRと、前記各メモリセルブ
   ロツクにそれぞれ共通に設けられ、それぞれ前記
   ローアドレスの残りのアドレスビツトRA０，
   RA１に応答して、前記所定数のアドレスビツト
   または前記インクリメンタから出力される加算さ
   れたアドレスビツトのいずれか一方を選択出力し
   てそれぞれ対応する前記ローデコーダRD０〜
   RD３に入力するスイツチRSW０〜RSW３とを
   有し、それによつて所望のｎ行分のビツト集合体
   のアクセスを行うと共に所望の矩形状のビツト集
   合体のアクセスをも行うようにしたことを特徴と
   する半導体記憶装置。