JPH0444416A - 変化点検出回路 - Google Patents
変化点検出回路Info
- Publication number
- JPH0444416A JPH0444416A JP2151561A JP15156190A JPH0444416A JP H0444416 A JPH0444416 A JP H0444416A JP 2151561 A JP2151561 A JP 2151561A JP 15156190 A JP15156190 A JP 15156190A JP H0444416 A JPH0444416 A JP H0444416A
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- JP
- Japan
- Prior art keywords
- digital signal
- level
- circuit
- high level
- output
- Prior art date
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- Pending
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル回路に関し、特に信号レベルの変化
点を検出するための検出回路に関する。
点を検出するための検出回路に関する。
（従来の技術）
第３図に従来のディジタル信号レベルの変化点検出回路
を示す。
を示す。
第３図において、ディジタル信号源１はインバータＩＩ
を介して立上り検出回路１３に接続されるとともに直接
立上り検出回路１４に接続されている。同様にして、デ
ィジタル信号源２はインバータ１２を介して立上り検出
回路１５に接続されるとともに直接立上り検圧口＃８１
６に接続されている。そして、立上り検出回路１３乃至
１６は論理回路１７に接続されている。
を介して立上り検出回路１３に接続されるとともに直接
立上り検出回路１４に接続されている。同様にして、デ
ィジタル信号源２はインバータ１２を介して立上り検出
回路１５に接続されるとともに直接立上り検圧口＃８１
６に接続されている。そして、立上り検出回路１３乃至
１６は論理回路１７に接続されている。
立上り検出回路１３Ｖｉデータラツテ回路（Ｄ−フリッ
プフロップ〕２１及びｎと論理積回路ｎとを備えておシ
、データランチ回路２１及び２１）Ｋは検出用クロック
が与えられている。なお、立上り検出回路１４乃至１６
も立上り検出回路１３と同様に構成されている。
プフロップ〕２１及びｎと論理積回路ｎとを備えておシ
、データランチ回路２１及び２１）Ｋは検出用クロック
が与えられている。なお、立上り検出回路１４乃至１６
も立上り検出回路１３と同様に構成されている。
第３図に示す変化点検出回路では、立上り検出器１３及
び１４によってディジタル信号源ｌからのディジタル信
号の立上シ及び立下シ（つまり変化点）を検出し、同様
にして、立上り検出器１５及び１６によってディジタル
信号源２からのディジタル信号の変化点を検出している
。立上り検出器１３乃至１６からの変化点検出出力は論
理和回路１７を介して検出器出力として得られる。
び１４によってディジタル信号源ｌからのディジタル信
号の立上シ及び立下シ（つまり変化点）を検出し、同様
にして、立上り検出器１５及び１６によってディジタル
信号源２からのディジタル信号の変化点を検出している
。立上り検出器１３乃至１６からの変化点検出出力は論
理和回路１７を介して検出器出力として得られる。
このように従来の変化点検出回路では、立上シ検出回路
を一信号源あたり二個用いて、各立上′り検出回路の出
力を論理和することによってディジタル信号の変化点を
検出している。
を一信号源あたり二個用いて、各立上′り検出回路の出
力を論理和することによってディジタル信号の変化点を
検出している。
（発明が解決しようとする問題点）
従来のディジタル信号レベル変化点検出回路の場合、検
出すべき信号源の数に応じて立上り検出回路が必要とな
る。このため変化点検出回路自体の構成素子数が増大す
るばかりでなく。
出すべき信号源の数に応じて立上り検出回路が必要とな
る。このため変化点検出回路自体の構成素子数が増大す
るばかりでなく。
検出用クロックが入力されるデークラッチ回路の数が増
加するので、クロック信号に対する負荷が増大し、遅延
時間の増加及びりＯツクのなまり等が生じるという問題
がある。
加するので、クロック信号に対する負荷が増大し、遅延
時間の増加及びりＯツクのなまり等が生じるという問題
がある。
Ｃ問題点を解決するための手段）
本発明によれば、第１及び第２のレベルを有スルディジ
タル信号が入力され、第１のレベルを検知して、第１の
レベル信号を送出する第１のラッチ回路及び第２のレベ
ルを検知して、第２のレベル信号を送出する第２のラッ
チ回路と。
タル信号が入力され、第１のレベルを検知して、第１の
レベル信号を送出する第１のラッチ回路及び第２のレベ
ルを検知して、第２のレベル信号を送出する第２のラッ
チ回路と。
第１及び第２のレベル信号を受け、予め定められた時間
遅延させて、ディジタル信号のレベル変化を示す検出信
号を出力する論理回路とを有し、ディジタル信号の数に
対応して第１及び第２のラッチ回路が備えられているこ
とを特徴とする変化点検出回路が得られる。
遅延させて、ディジタル信号のレベル変化を示す検出信
号を出力する論理回路とを有し、ディジタル信号の数に
対応して第１及び第２のラッチ回路が備えられているこ
とを特徴とする変化点検出回路が得られる。
（実施例）
次に本発明について実施例によって説明する。
ここでは、ディジタル信号源が２つ、検出信号出力時間
を検出用クロック信号の１クロツク長として説明する。
を検出用クロック信号の１クロツク長として説明する。
第１図及び第２図を参照して、ディジタル信号源１のレ
ベルが立ち下がった場合（ロウレベルとなると）インバ
ータ（ＩＮＶ ） １１の出力レベルは立ち上がり（ハ
イレベル）となり、データラッチ回路（ＤＬ）３はＤ入
力のハイレベルをラッチしてその結果、出力Ｑはハイレ
ベルとなる。
ベルが立ち下がった場合（ロウレベルとなると）インバ
ータ（ＩＮＶ ） １１の出力レベルは立ち上がり（ハ
イレベル）となり、データラッチ回路（ＤＬ）３はＤ入
力のハイレベルをラッチしてその結果、出力Ｑはハイレ
ベルとなる。
この時ＤＬ４．ＤＬ５．ＤＬ６の各出力Ｑはローレベル
のままである。ＤＬ３の出力Ｑがハイレベルとなると論
理和回路（ＯＲ）７の出力がハイレベルとなり、検出用
クロック信号の立ち上がりに同期してＤＬ８の出力Ｑは
ハイレベルとなる。 この時ＤＬ８の出力Ｑはローレベ
ルとなりＤＬ３をクリアし、ＤＬ３の出力Ｑをローレベ
ルとする。
のままである。ＤＬ３の出力Ｑがハイレベルとなると論
理和回路（ＯＲ）７の出力がハイレベルとなり、検出用
クロック信号の立ち上がりに同期してＤＬ８の出力Ｑは
ハイレベルとなる。 この時ＤＬ８の出力Ｑはローレベ
ルとなりＤＬ３をクリアし、ＤＬ３の出力Ｑをローレベ
ルとする。
これによってＯＲ７の出力がローレベルとなり。
次の検出用クロック信号の立ち上がりに同期してＤＬ８
の出力Ｑがローレベル、出力Ｑがハイレベルとなり、一
連の動作を終了する。
の出力Ｑがローレベル、出力Ｑがハイレベルとなり、一
連の動作を終了する。
同様にして、ディジタル信号源１の立ち上がシの場合は
ＤＬ４．ディジタル信号源２の立ち下がりの場合はＤＬ
５．ディジタル信号源２の立ち上がりの場合はＤＬ６が
ハイレベルを−ｙラッチて、以後上述した動作と同様に
動作する。
ＤＬ４．ディジタル信号源２の立ち下がりの場合はＤＬ
５．ディジタル信号源２の立ち上がりの場合はＤＬ６が
ハイレベルを−ｙラッチて、以後上述した動作と同様に
動作する。
このように、ディジタル信号源に対応して２つのデータ
ラッチ回路を用いているだけであるから、従来に比べて
構成素子数を低減でき、しかも検出用クロックは一つの
データラッチ回路に用いるたけであるから、検出用クロ
ックの負荷は一定となる。
ラッチ回路を用いているだけであるから、従来に比べて
構成素子数を低減でき、しかも検出用クロックは一つの
データラッチ回路に用いるたけであるから、検出用クロ
ックの負荷は一定となる。
（発明の効果）
以上説明したように１本発明では複数のディジタル信号
源の信号レベルの変化を検出する際に、ディジタル信号
源に対応して２つのデータラッテ回路を用いているだけ
であるから従来に比べて構成する回路素子数を少なくす
ることができる。また、ディジタル信号源の数にがかわ
らず検出用クロックの負荷は一定となるという効果があ
る。
源の信号レベルの変化を検出する際に、ディジタル信号
源に対応して２つのデータラッテ回路を用いているだけ
であるから従来に比べて構成する回路素子数を少なくす
ることができる。また、ディジタル信号源の数にがかわ
らず検出用クロックの負荷は一定となるという効果があ
る。
第１図は本発明による変化点検出回路の一実施例を示す
図、第２図は第１図に示す変化点検出回路の動作を説明
するためのタイムチャート。 第３図は従来の変化点検出回路を示す図である。 ３、４．５．６．８はデータラッチ回路（ＤＬ）７は論
理和回路 １１．１２はインバータ（ＩＮｖ）１３、１
４．１５．１６は立ち上り検出回路 １７は論理和回路
２１．２２はデータラッチ回路 ｎは論理積回路。 ハイレベル
図、第２図は第１図に示す変化点検出回路の動作を説明
するためのタイムチャート。 第３図は従来の変化点検出回路を示す図である。 ３、４．５．６．８はデータラッチ回路（ＤＬ）７は論
理和回路 １１．１２はインバータ（ＩＮｖ）１３、１
４．１５．１６は立ち上り検出回路 １７は論理和回路
２１．２２はデータラッチ回路 ｎは論理積回路。 ハイレベル
Claims (1)
- １ 第１及び第２のレベルを有するディジタル信号が入
力され、前記第１のレベルを検知して、第１のレベル信
号を送出する第１のラッチ回路及び前記第２のレベルを
検知して、第２のレベル信号を送出する第２のラッチ回
路と、前記第１及び第２のレベル信号を受け、予め定め
られた時間遅延させて、前記ディジタル信号のレベル変
化を示す検出信号を出力する論理回路とを有し、前記デ
ィジタル信号の数に対応して前記第１及び第２のラッチ
回路が備えられていることを特徴とする変化点検出回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151561A JPH0444416A (ja) | 1990-06-12 | 1990-06-12 | 変化点検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151561A JPH0444416A (ja) | 1990-06-12 | 1990-06-12 | 変化点検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444416A true JPH0444416A (ja) | 1992-02-14 |
Family
ID=15521222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2151561A Pending JPH0444416A (ja) | 1990-06-12 | 1990-06-12 | 変化点検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275952B1 (en) | 1998-12-10 | 2001-08-14 | Nec Corporation | Information transmission system and information transmission apparatus |
-
1990
- 1990-06-12 JP JP2151561A patent/JPH0444416A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275952B1 (en) | 1998-12-10 | 2001-08-14 | Nec Corporation | Information transmission system and information transmission apparatus |
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