JPH0444429B2 - - Google Patents
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- JPH0444429B2 JPH0444429B2 JP58096825A JP9682583A JPH0444429B2 JP H0444429 B2 JPH0444429 B2 JP H0444429B2 JP 58096825 A JP58096825 A JP 58096825A JP 9682583 A JP9682583 A JP 9682583A JP H0444429 B2 JPH0444429 B2 JP H0444429B2
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- JP
- Japan
- Prior art keywords
- memory cell
- data
- data lines
- channel mos
- mos transistor
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
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- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ記憶用のメモリセルが設けら
れ、このメモリセルとの間でデータ転送を行なう
データ線の数を任意に設定可能としたマスタスラ
イス型半導体記憶装置の接続方法に関する。 〔発明の技術的背景とその問題点〕 マスタスライス型半導体装置とは、予め半導体
基板内に相互配線が施こされていない素子を形成
しておき、この後の配線形成工程で異なつた種々
の回路機能を持つように構成されるものをいう。 ところで、このようなマスタスライス型半導体
装置がメモリセルを含む記憶装置である場合に、
各メモリセルを１対のデータ線に接続して１つの
メモリセルからこの１対のデータ線にデータを読
み出す場合と、各メモリセルを複数対のデータ線
に並列的に接続して１つのメモリセルから複数対
のデータ線にデータを読み出す場合の２通りが考
えられる。このような２通りのデータ読み出しに
対応するマスタスライス型半導体記憶装置として
は次のようなものが考えられる。 第１図は１つのメモリセルから１対もしくは２
対のデータ線にデータを読み出すことができるマ
スタスライス型半導体記憶装置の１ビツト分のメ
モリセルを示す回路図である。なお、このメモリ
セルは説明の便宜上、一部配線がすでに形成され
た状態で示されている。このメモリセルは、２個
のインバータ１，２を逆並列接続して構成される
データ記憶用のフリツプフロツプ３と、このフリ
ツプフロツプ３の一方のデータ記憶点４にそれぞ
れの一端が接続されている選択用の２個のMOS
トランジスタ５，６と、上記フリツプフロツプ３
の他方のデータ記憶点７にそれぞれの一端が接続
されている同じく選択用の２個のMOSトランジ
スタ８，９と、上記２個のMOSトランジスタ５，
８のゲート電極が共通に接続されているワード線
１０および上記MOSトランジスタ６，９のゲー
ト電極が共通に接続されているもう１本のワード
線１１で構成されている。そしてこのようなメモ
リセルは、製造工程の最終段階である配線形成工
程を経て、フリツプフロツプ３の相互接続および
１対もしくは２対のデータ線との接続が行なわれ
る。すなわち、２対のデータ線との接続を行なう
場合には、第２図に示すように、２対のデータ線
DL1，1，DL2，2を設け、これらのデータ
線DL1，1，DL2，2に前記MOSトランジス
タ５，８，６，９の他端をそれぞれ接続する。こ
のとき、２本のワード線１０，１１には同一の駆
動信号もしくは異なる駆動信号が与えられ、メモ
リセルから２対のデータ線DL1，1，DL2，
DL2それぞれにデータの読み出しが行なわれる。 一方、上記メモリセルを１対のデータ線と接続
する場合には、第３図に示すように、１対のデー
タ線DL，のみを設け、この両データ線DL，
DLにたとえば前記MOSトランジスタ５，８の他
端をそれぞれ接続する。このときには一方のワー
ド線１０のみに駆動信号が与えられ、他方のワー
ド線１１は使用されない。なお、第２図、第３図
において、メモリセルはRAMセルであるので、
メモリセルからのデータ読み出しのみではなくデ
ータ書き込みも行なうことができる。 ところで、第１図のような構成のメモリセルを
用いて第２図のように記憶装置を構成した場合
に、２対のデータ線に同時にデータ読み出しを行
なうときのフリツプフロツプ３に対する負荷容量
は第３図の場合のおよそ２倍となる。したがつ
て、２対のデータ線に同時にデータ読み出しを行
なうときに、各データ線を十分に駆動して高速読
み出しを可能にするにはフリツプフロツプ３を構
成するインバータ１，２の寸法を大きく設計する
必要がある。ところが、上記インバータ１，２の
寸法を大きくする場合に、第３図のように１対の
データ線を持つ記憶装置を構成すると、第２図の
場合よりも読み出し速度は上がるが、セルサイズ
が大きくなつて１チツプ内に収容できるメモリセ
ルの数が減少してしまう。つまり、第２図と第３
図をくらべると、メモリセルのセルサイズは同じ
であり、第３図では無駄な面積が大きくなつてし
まい高集積化が実現できなくなる。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、メモリ
セルを１対もしくは複数対のデータ線に結合する
場合に、適度な動作速度を持ち、かつ無駄な面積
が生じないで、もつて高集積化が実現できるマス
タスライス型半導体記憶装置の接続方法を提供す
ることにある。 〔発明の概要〕 この発明によれば、データ線対と等しい数の基
本メモリセルのデータ記憶点を相互に接続して単
位メモリを構成することによつて、データ線対の
数にかかわらず常に過剰ではない一定のデータ読
み出し速度を持ち、１対のデータ線を設ける場合
には基本メモリセルをそのまま単位メモリとして
用いるので無駄な面積が生じないで高集積化が実
現できるマスタスライス型半導体記憶装置が提供
されている。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明に係るマスタスライス型
半導体記憶装置の基本メモリセルの１ビツト分を
示す回路図である。なお、この場合にも説明の便
宜上、一部配線がすでに形成された状態で示され
ている。この基本メモリセルは図示するように、
２個のインバータ２１，２２を逆並列接続して構
成されるデータ記憶用のフリツプフロツプ２３
と、このフリツプフロツプ２３の一方のデータ記
憶点２４に一端が接続されている選択用のMOS
トランジスタ２５と、上記フリツプフロツプ２３
の他方のデータ記憶点２６に一端が接続されてい
るもう１つの選択用のMOSトランジスタ２７お
よび上記両MOSトランジスタ２５，２７のゲー
ト電極が共通に接続されているワード線２８で構
成されている。そしてこのような基本メモリセル
が素子領域に多数配列して構成されている。な
お、フリツプフロツプ２３を構成する２つのイン
バータ２１，２２の寸法は、１対のデータ線を駆
動するのに十分な程度に設計される。 第５図は前記インバータ２１，２２がそれぞれ
CMOS構成の場合であり、かつフリツプフロツ
プ２３が相互接続されていない状態での上記第４
図の基本メモリセルの素子構造を示すパターン平
面図である。第５図において、３１はＮ型半導体
領域内に形成されたＰ−ウエル領域であり、この
Ｐ−ウエル領域３１内にはＮチヤネルMOSトラ
ンジスタQN1〜QN8のソース、ドレイン領域およ
びこれらを相互に接続する配線としてのN+型領
域３２等がたとえば拡散法で形成されている。Ｎ
型半導体領域内にはＰチヤネルMOSトランジス
タQP1〜QP4のソース、ドレイン領域およびこれ
らを相互に接続する配線としてのP+型領域３３
が同じく拡散法で形成されている。またこれらの
領域上には、フイールド絶縁膜もしくはゲート絶
縁膜を介して積層されたゲート電極、ワード線お
よびその他の配線としての多結晶シリコン層３４
が形成されている。 第６図は第５図のようなパターンを持つ素子の
等価回路図である。この第６図から明らかなよう
に、第５図では前記第４図の基本メモリセルが２
ビツト分構成されており、第４図と対応するイン
バータ、ワード線のうち一方ビツト側ではその符
号の末尾に英文字のＡを付し、他方ビツト側では
Ｂを付している。 第６図の等価回路図で示される基本メモリセル
を１対のデータ線と接続して記憶装置を構成する
場合には、この後の配線形成工程を経て第７図の
等価回路図のように回路結線がなされる。すなわ
ち、まず第１層目の金属配線によつてＮチヤネル
MOSトランジスタQN1〜QN4それぞれのソースが
低電位VSS印加点に接続され、同じく第１層目の
金属配線によつてＰチヤネルMOSトランジスタ
QP1のドレイン、ＮチヤネルMOSトランジスタ
QN1のドレイン、ＰチヤネルMOSトランジスタ
QP2およびＮチヤネルMOSトランジスタQN2の共
通ゲート電極が相互結線され、ＰチヤネルMOS
トランジスタQP2のドレイン、ＮチヤネルMOSト
ランジスタQN2のドレイン、ＰチヤネルMOSトラ
ンジスタQP1およびＮチヤネルMOSトランジスタ
QN1の共通のゲート電極が相互結線される。 さらに第１層目の金属配線によつてＰチヤネル
MOSトランジスタQP3のドレイン、Ｎチヤネル
MOSトランジスタQN3のドレイン、Ｐチヤネル
MOSトランジスタQP4およびＮチヤネルMOSト
ランジスタQN4の共通ゲート電極が相互結線さ
れ、ＰチヤネルMOSトランジスタQP4のドレイ
ン、ＮチヤネルMOSトランジスタQN4のドレイ
ン、ＰチヤネルMOSトランジスタQP3およびＮチ
ヤネルMOSトランジスタQN3の共通ゲート電極が
相互結線される。次に、第２層目の金属配線によ
つて、前記一方の選択用MOSトランジスタ２５
であるＮチヤネルMOSトランジスタQN5，QN7そ
れぞれの解放端が接続されるデータ線DLが、前
記他方の選択用MOSトランジスタ２７であるＮ
チヤネルMOSトランジスタQN6，QN8それぞれの
解放端が接続されるデータ線が配線される。 第８図は第７図のような回路結線がなされた素
子のパターン平面図である。第８図中、３５は第
１層目の金属配線であり、３６は第２層目の金属
配線であり、さらに３７は前記N+型領域３２、
P+領域３３と第１層目の金属配線３５の間又は
この第１、第２層目の金属配線３５，３６との間
等を接続するコンタクトホールである。 このように基本メモリセルを１対のデータ線
DL，と接続して記憶装置を構成する場合に
は、１つの基本メモリセルが単位メモリセルとな
るために各基本メモリセルの面積に無駄が生じる
ことがなく、すべての基本メモリセルを各１ビツ
トのメモリセルとすることができる。また、各基
本メモリセル内のフリツプフロツプ２３を構成す
る２つのインバータ２１，２２の寸法は１対のデ
ータ線を駆動するのに十分な程度に設計されてい
るので、１対のデータ線を駆動するのにみあつた
最適な速度で各基本メモリセルからデータを読み
出すことができる。 次に、第６図の等価回路で示される基本メモリ
セルを２対のデータ線に接続して記憶装置を構成
する場合には、この後の配線形成工程を経て第９
図のように回路結線がなされる。すなわち、第１
層目の金属配線によつてまず第７図の場合と同様
の回路結線がなされるとともに、さらに一方のフ
リツプフロツプ２３Ａの前記一方のデータ記憶点
２４であるＰ点チヤネルMOSトランジスタQP1お
よびＮチヤネルMOSトランジスタQN1のドレイン
接続点が、他方のフリツプフロツプ２３Ｂの前記
一方のデータ記憶点２４であるＰチヤネルMOS
トランジスタQP3およびＮチヤネルMOSトランジ
スタQN3のドレイン接続点と相互に接続される。
またさらにフリツプフロツプ２３Ａ，２３Ｂの前
記他方のデータ記憶点２６どうしが相互に接続さ
れる。次に、第２層目の金属配線によつて、一方
の基本メモリセル内の前記選択用MOSトランジ
スタ２５，２７であるＮチヤネルMOSトランジ
スタQN5，QN6それぞれの解放端が接続される一
方の対のデータ線DL1，1が、他方の基本メモ
リセル内の前記選択用MOSトランジスタ２５，
２７であるＮチヤネルMOSトランジスタQN7，
QN8それぞれの解放端が接続される他方の対のデ
ータ線DL2，2がそれぞれ配線される。なお、
第１０図に第９図のような回路結線がなされた素
子のパターン平面図を示す。またこの第１０図中
において３５は第１層目の金属配線を、３６は第
２層目の金属配線を、３７はコンタクトホールを
それぞれ示す。 このように２つの基本メモリセルを２対のデー
タ線DL1，1，DL2，2と接続して記憶装置
を構成する場合には、２つの基本メモリセルのデ
ータ記憶点どうしを相互接続して単位メモリセル
を構成している。この場合に２つの基本メモリセ
ルが１つのメモリセルとして作用し、各フリツプ
フロツプ２３Ａ，２３Ｂを構成するそれぞれ２つ
のインバータ２１，２２の寸法はそれぞれ１対の
データ線を駆動するのに十分な程度に設計されて
いるので、この単位メモリセルから２対のデータ
線DL1，1，DL2，2に同時にデータ読み出
しを行なう場合の読み出し速度は、前記第７図の
場合と同等の最適なものとすることができる。 このようにこの実施例によれば、１対もしくは
２対のデータ線を設ける場合、１対のときには無
駄な面積を生じることなしに高集積化が実現で
き、しかも１対および２対のいずれの場合にもデ
ータ読み出し速度を最適なものにすることができ
る。 第１１図はこの発明の応用例の構成を示す回路
図であり、前記第９図のように２対のデータ線が
設けられた記憶装置を全体を示す。すなわち２つ
の基本メモリセル４０，５０のデータ記憶点２４
と２４および２６と２６を相互に接続して構成さ
れる単位メモリセル６０のうちの、一方のワード
線２８は２つのＸ方向デコーダ７１，７２の一方
のＸ方向デコーダ７１の１本の出力線７３に接続
し、他方のワード線２８は他方のＸ方向デコーダ
７２の１本の出力線７４に接続する。また１対の
データ線DL1，1は選択用のMOSトランジス
タ８１，８２を介して１組の入出力線Ｉ／O1，
Ｉ／O1に接続し、残りの１対のデータ線DL2，
DL2は選択用のMOSトランジスタ８３，８４を
介してもう１組の入出力線Ｉ／O2，2に接
続する。さらに上記MOSトランジスタ８１，８
２のゲート電極を２つのＹ方向デコーダ９１，９
２の、一方のＹ方向デコーダ９１の１本の出力線
９３に接続し、上記MOSトランジスタ８３，８
４のゲート電極を他方のＹ方向デコーダ９２の１
本の出力線９４に接続する。 このように構成された記憶装置では、それぞれ
２つのＸ方向デコーダ７１，７２およびＹ方向デ
コーダ９１，９２を設けることによつて、１ビツ
トのデータを２組の入力出力線Ｉ／O1，1，
Ｉ／O2，2に同時に読み出すことができる。
また２対のデータ線DL1，1，DL2，2から
同時にデータ書き込みを行なうこともできるの
で、高速書き込みが実現できる。 なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能である。たとえば上記
実施例ではデータ線を１対もしくは２対設ける場
合について説明したが、これは３対以上設けるよ
うにしてもよい。そして３対以上設ける場合に
は、前記第４図に示すような基本メモリセルをそ
のデータ線対に対応した数だけ設け、それぞれの
データ記憶点を相互に接続することによつて、常
に最適なデータ読み出し速度を得ることができ
る。 〔発明の効果〕 以上説明したようにこの発明によれば、メモリ
セルを１対もしくは複数対のデータ線に結合する
場合に、適度な動作速度を持ち、かつ無駄な面積
が生じないでもつて高集積化が実現できるマスタ
スライス型半導体集積回路を提供することができ
る。
れ、このメモリセルとの間でデータ転送を行なう
データ線の数を任意に設定可能としたマスタスラ
イス型半導体記憶装置の接続方法に関する。 〔発明の技術的背景とその問題点〕 マスタスライス型半導体装置とは、予め半導体
基板内に相互配線が施こされていない素子を形成
しておき、この後の配線形成工程で異なつた種々
の回路機能を持つように構成されるものをいう。 ところで、このようなマスタスライス型半導体
装置がメモリセルを含む記憶装置である場合に、
各メモリセルを１対のデータ線に接続して１つの
メモリセルからこの１対のデータ線にデータを読
み出す場合と、各メモリセルを複数対のデータ線
に並列的に接続して１つのメモリセルから複数対
のデータ線にデータを読み出す場合の２通りが考
えられる。このような２通りのデータ読み出しに
対応するマスタスライス型半導体記憶装置として
は次のようなものが考えられる。 第１図は１つのメモリセルから１対もしくは２
対のデータ線にデータを読み出すことができるマ
スタスライス型半導体記憶装置の１ビツト分のメ
モリセルを示す回路図である。なお、このメモリ
セルは説明の便宜上、一部配線がすでに形成され
た状態で示されている。このメモリセルは、２個
のインバータ１，２を逆並列接続して構成される
データ記憶用のフリツプフロツプ３と、このフリ
ツプフロツプ３の一方のデータ記憶点４にそれぞ
れの一端が接続されている選択用の２個のMOS
トランジスタ５，６と、上記フリツプフロツプ３
の他方のデータ記憶点７にそれぞれの一端が接続
されている同じく選択用の２個のMOSトランジ
スタ８，９と、上記２個のMOSトランジスタ５，
８のゲート電極が共通に接続されているワード線
１０および上記MOSトランジスタ６，９のゲー
ト電極が共通に接続されているもう１本のワード
線１１で構成されている。そしてこのようなメモ
リセルは、製造工程の最終段階である配線形成工
程を経て、フリツプフロツプ３の相互接続および
１対もしくは２対のデータ線との接続が行なわれ
る。すなわち、２対のデータ線との接続を行なう
場合には、第２図に示すように、２対のデータ線
DL1，1，DL2，2を設け、これらのデータ
線DL1，1，DL2，2に前記MOSトランジス
タ５，８，６，９の他端をそれぞれ接続する。こ
のとき、２本のワード線１０，１１には同一の駆
動信号もしくは異なる駆動信号が与えられ、メモ
リセルから２対のデータ線DL1，1，DL2，
DL2それぞれにデータの読み出しが行なわれる。 一方、上記メモリセルを１対のデータ線と接続
する場合には、第３図に示すように、１対のデー
タ線DL，のみを設け、この両データ線DL，
DLにたとえば前記MOSトランジスタ５，８の他
端をそれぞれ接続する。このときには一方のワー
ド線１０のみに駆動信号が与えられ、他方のワー
ド線１１は使用されない。なお、第２図、第３図
において、メモリセルはRAMセルであるので、
メモリセルからのデータ読み出しのみではなくデ
ータ書き込みも行なうことができる。 ところで、第１図のような構成のメモリセルを
用いて第２図のように記憶装置を構成した場合
に、２対のデータ線に同時にデータ読み出しを行
なうときのフリツプフロツプ３に対する負荷容量
は第３図の場合のおよそ２倍となる。したがつ
て、２対のデータ線に同時にデータ読み出しを行
なうときに、各データ線を十分に駆動して高速読
み出しを可能にするにはフリツプフロツプ３を構
成するインバータ１，２の寸法を大きく設計する
必要がある。ところが、上記インバータ１，２の
寸法を大きくする場合に、第３図のように１対の
データ線を持つ記憶装置を構成すると、第２図の
場合よりも読み出し速度は上がるが、セルサイズ
が大きくなつて１チツプ内に収容できるメモリセ
ルの数が減少してしまう。つまり、第２図と第３
図をくらべると、メモリセルのセルサイズは同じ
であり、第３図では無駄な面積が大きくなつてし
まい高集積化が実現できなくなる。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、メモリ
セルを１対もしくは複数対のデータ線に結合する
場合に、適度な動作速度を持ち、かつ無駄な面積
が生じないで、もつて高集積化が実現できるマス
タスライス型半導体記憶装置の接続方法を提供す
ることにある。 〔発明の概要〕 この発明によれば、データ線対と等しい数の基
本メモリセルのデータ記憶点を相互に接続して単
位メモリを構成することによつて、データ線対の
数にかかわらず常に過剰ではない一定のデータ読
み出し速度を持ち、１対のデータ線を設ける場合
には基本メモリセルをそのまま単位メモリとして
用いるので無駄な面積が生じないで高集積化が実
現できるマスタスライス型半導体記憶装置が提供
されている。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明に係るマスタスライス型
半導体記憶装置の基本メモリセルの１ビツト分を
示す回路図である。なお、この場合にも説明の便
宜上、一部配線がすでに形成された状態で示され
ている。この基本メモリセルは図示するように、
２個のインバータ２１，２２を逆並列接続して構
成されるデータ記憶用のフリツプフロツプ２３
と、このフリツプフロツプ２３の一方のデータ記
憶点２４に一端が接続されている選択用のMOS
トランジスタ２５と、上記フリツプフロツプ２３
の他方のデータ記憶点２６に一端が接続されてい
るもう１つの選択用のMOSトランジスタ２７お
よび上記両MOSトランジスタ２５，２７のゲー
ト電極が共通に接続されているワード線２８で構
成されている。そしてこのような基本メモリセル
が素子領域に多数配列して構成されている。な
お、フリツプフロツプ２３を構成する２つのイン
バータ２１，２２の寸法は、１対のデータ線を駆
動するのに十分な程度に設計される。 第５図は前記インバータ２１，２２がそれぞれ
CMOS構成の場合であり、かつフリツプフロツ
プ２３が相互接続されていない状態での上記第４
図の基本メモリセルの素子構造を示すパターン平
面図である。第５図において、３１はＮ型半導体
領域内に形成されたＰ−ウエル領域であり、この
Ｐ−ウエル領域３１内にはＮチヤネルMOSトラ
ンジスタQN1〜QN8のソース、ドレイン領域およ
びこれらを相互に接続する配線としてのN+型領
域３２等がたとえば拡散法で形成されている。Ｎ
型半導体領域内にはＰチヤネルMOSトランジス
タQP1〜QP4のソース、ドレイン領域およびこれ
らを相互に接続する配線としてのP+型領域３３
が同じく拡散法で形成されている。またこれらの
領域上には、フイールド絶縁膜もしくはゲート絶
縁膜を介して積層されたゲート電極、ワード線お
よびその他の配線としての多結晶シリコン層３４
が形成されている。 第６図は第５図のようなパターンを持つ素子の
等価回路図である。この第６図から明らかなよう
に、第５図では前記第４図の基本メモリセルが２
ビツト分構成されており、第４図と対応するイン
バータ、ワード線のうち一方ビツト側ではその符
号の末尾に英文字のＡを付し、他方ビツト側では
Ｂを付している。 第６図の等価回路図で示される基本メモリセル
を１対のデータ線と接続して記憶装置を構成する
場合には、この後の配線形成工程を経て第７図の
等価回路図のように回路結線がなされる。すなわ
ち、まず第１層目の金属配線によつてＮチヤネル
MOSトランジスタQN1〜QN4それぞれのソースが
低電位VSS印加点に接続され、同じく第１層目の
金属配線によつてＰチヤネルMOSトランジスタ
QP1のドレイン、ＮチヤネルMOSトランジスタ
QN1のドレイン、ＰチヤネルMOSトランジスタ
QP2およびＮチヤネルMOSトランジスタQN2の共
通ゲート電極が相互結線され、ＰチヤネルMOS
トランジスタQP2のドレイン、ＮチヤネルMOSト
ランジスタQN2のドレイン、ＰチヤネルMOSトラ
ンジスタQP1およびＮチヤネルMOSトランジスタ
QN1の共通のゲート電極が相互結線される。 さらに第１層目の金属配線によつてＰチヤネル
MOSトランジスタQP3のドレイン、Ｎチヤネル
MOSトランジスタQN3のドレイン、Ｐチヤネル
MOSトランジスタQP4およびＮチヤネルMOSト
ランジスタQN4の共通ゲート電極が相互結線さ
れ、ＰチヤネルMOSトランジスタQP4のドレイ
ン、ＮチヤネルMOSトランジスタQN4のドレイ
ン、ＰチヤネルMOSトランジスタQP3およびＮチ
ヤネルMOSトランジスタQN3の共通ゲート電極が
相互結線される。次に、第２層目の金属配線によ
つて、前記一方の選択用MOSトランジスタ２５
であるＮチヤネルMOSトランジスタQN5，QN7そ
れぞれの解放端が接続されるデータ線DLが、前
記他方の選択用MOSトランジスタ２７であるＮ
チヤネルMOSトランジスタQN6，QN8それぞれの
解放端が接続されるデータ線が配線される。 第８図は第７図のような回路結線がなされた素
子のパターン平面図である。第８図中、３５は第
１層目の金属配線であり、３６は第２層目の金属
配線であり、さらに３７は前記N+型領域３２、
P+領域３３と第１層目の金属配線３５の間又は
この第１、第２層目の金属配線３５，３６との間
等を接続するコンタクトホールである。 このように基本メモリセルを１対のデータ線
DL，と接続して記憶装置を構成する場合に
は、１つの基本メモリセルが単位メモリセルとな
るために各基本メモリセルの面積に無駄が生じる
ことがなく、すべての基本メモリセルを各１ビツ
トのメモリセルとすることができる。また、各基
本メモリセル内のフリツプフロツプ２３を構成す
る２つのインバータ２１，２２の寸法は１対のデ
ータ線を駆動するのに十分な程度に設計されてい
るので、１対のデータ線を駆動するのにみあつた
最適な速度で各基本メモリセルからデータを読み
出すことができる。 次に、第６図の等価回路で示される基本メモリ
セルを２対のデータ線に接続して記憶装置を構成
する場合には、この後の配線形成工程を経て第９
図のように回路結線がなされる。すなわち、第１
層目の金属配線によつてまず第７図の場合と同様
の回路結線がなされるとともに、さらに一方のフ
リツプフロツプ２３Ａの前記一方のデータ記憶点
２４であるＰ点チヤネルMOSトランジスタQP1お
よびＮチヤネルMOSトランジスタQN1のドレイン
接続点が、他方のフリツプフロツプ２３Ｂの前記
一方のデータ記憶点２４であるＰチヤネルMOS
トランジスタQP3およびＮチヤネルMOSトランジ
スタQN3のドレイン接続点と相互に接続される。
またさらにフリツプフロツプ２３Ａ，２３Ｂの前
記他方のデータ記憶点２６どうしが相互に接続さ
れる。次に、第２層目の金属配線によつて、一方
の基本メモリセル内の前記選択用MOSトランジ
スタ２５，２７であるＮチヤネルMOSトランジ
スタQN5，QN6それぞれの解放端が接続される一
方の対のデータ線DL1，1が、他方の基本メモ
リセル内の前記選択用MOSトランジスタ２５，
２７であるＮチヤネルMOSトランジスタQN7，
QN8それぞれの解放端が接続される他方の対のデ
ータ線DL2，2がそれぞれ配線される。なお、
第１０図に第９図のような回路結線がなされた素
子のパターン平面図を示す。またこの第１０図中
において３５は第１層目の金属配線を、３６は第
２層目の金属配線を、３７はコンタクトホールを
それぞれ示す。 このように２つの基本メモリセルを２対のデー
タ線DL1，1，DL2，2と接続して記憶装置
を構成する場合には、２つの基本メモリセルのデ
ータ記憶点どうしを相互接続して単位メモリセル
を構成している。この場合に２つの基本メモリセ
ルが１つのメモリセルとして作用し、各フリツプ
フロツプ２３Ａ，２３Ｂを構成するそれぞれ２つ
のインバータ２１，２２の寸法はそれぞれ１対の
データ線を駆動するのに十分な程度に設計されて
いるので、この単位メモリセルから２対のデータ
線DL1，1，DL2，2に同時にデータ読み出
しを行なう場合の読み出し速度は、前記第７図の
場合と同等の最適なものとすることができる。 このようにこの実施例によれば、１対もしくは
２対のデータ線を設ける場合、１対のときには無
駄な面積を生じることなしに高集積化が実現で
き、しかも１対および２対のいずれの場合にもデ
ータ読み出し速度を最適なものにすることができ
る。 第１１図はこの発明の応用例の構成を示す回路
図であり、前記第９図のように２対のデータ線が
設けられた記憶装置を全体を示す。すなわち２つ
の基本メモリセル４０，５０のデータ記憶点２４
と２４および２６と２６を相互に接続して構成さ
れる単位メモリセル６０のうちの、一方のワード
線２８は２つのＸ方向デコーダ７１，７２の一方
のＸ方向デコーダ７１の１本の出力線７３に接続
し、他方のワード線２８は他方のＸ方向デコーダ
７２の１本の出力線７４に接続する。また１対の
データ線DL1，1は選択用のMOSトランジス
タ８１，８２を介して１組の入出力線Ｉ／O1，
Ｉ／O1に接続し、残りの１対のデータ線DL2，
DL2は選択用のMOSトランジスタ８３，８４を
介してもう１組の入出力線Ｉ／O2，2に接
続する。さらに上記MOSトランジスタ８１，８
２のゲート電極を２つのＹ方向デコーダ９１，９
２の、一方のＹ方向デコーダ９１の１本の出力線
９３に接続し、上記MOSトランジスタ８３，８
４のゲート電極を他方のＹ方向デコーダ９２の１
本の出力線９４に接続する。 このように構成された記憶装置では、それぞれ
２つのＸ方向デコーダ７１，７２およびＹ方向デ
コーダ９１，９２を設けることによつて、１ビツ
トのデータを２組の入力出力線Ｉ／O1，1，
Ｉ／O2，2に同時に読み出すことができる。
また２対のデータ線DL1，1，DL2，2から
同時にデータ書き込みを行なうこともできるの
で、高速書き込みが実現できる。 なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能である。たとえば上記
実施例ではデータ線を１対もしくは２対設ける場
合について説明したが、これは３対以上設けるよ
うにしてもよい。そして３対以上設ける場合に
は、前記第４図に示すような基本メモリセルをそ
のデータ線対に対応した数だけ設け、それぞれの
データ記憶点を相互に接続することによつて、常
に最適なデータ読み出し速度を得ることができ
る。 〔発明の効果〕 以上説明したようにこの発明によれば、メモリ
セルを１対もしくは複数対のデータ線に結合する
場合に、適度な動作速度を持ち、かつ無駄な面積
が生じないでもつて高集積化が実現できるマスタ
スライス型半導体集積回路を提供することができ
る。
第１図は従来のマスタスライス型半導体記憶装
置の１ビツト分のメモリセルの回路図、第２図お
よび第３図はそれぞれ第１図のメモリセルをデー
タ線と接続する場合の回路図、第４図はこの発明
に係るマスタスライス型半導体記憶装置の基本メ
モリセルの１ビツト分を示す回路図、第５図は第
４図のセルのパターン平面図、第６図は第５図の
等価回路図、第７図は第６図の基本メモリセルを
用いて構成される記憶装置の回路図、第８図は第
７図回路のパターン平面図、第９図は第６図の基
本メモリセルを用いて構成される他の記憶装置の
回路図、第１０図は第９図回路のパターン平面
図、第１１図はこの発明の応用例の構成を示す回
路図である。 ２１，２２……インバータ、２３……フリツプ
フロツプ、２４，２６……データ記憶点、２５，
２７……選択用のMOSトランジスタ、２８……
ワード線、DL，，DL1，1，DL2，2…
…データ線、QN1〜QN8……ＮチヤネルMOSトラ
ンジスタ、QP1〜QP4……ＰチヤネルMOSトラン
ジスタ。
置の１ビツト分のメモリセルの回路図、第２図お
よび第３図はそれぞれ第１図のメモリセルをデー
タ線と接続する場合の回路図、第４図はこの発明
に係るマスタスライス型半導体記憶装置の基本メ
モリセルの１ビツト分を示す回路図、第５図は第
４図のセルのパターン平面図、第６図は第５図の
等価回路図、第７図は第６図の基本メモリセルを
用いて構成される記憶装置の回路図、第８図は第
７図回路のパターン平面図、第９図は第６図の基
本メモリセルを用いて構成される他の記憶装置の
回路図、第１０図は第９図回路のパターン平面
図、第１１図はこの発明の応用例の構成を示す回
路図である。 ２１，２２……インバータ、２３……フリツプ
フロツプ、２４，２６……データ記憶点、２５，
２７……選択用のMOSトランジスタ、２８……
ワード線、DL，，DL1，1，DL2，2…
…データ線、QN1〜QN8……ＮチヤネルMOSトラ
ンジスタ、QP1〜QP4……ＰチヤネルMOSトラン
ジスタ。
Claims (1)
- １ 一部配線を残して構成される基本メモリセル
及びこの基本メモリセルとの間でデータ転送を行
う２本を対とする任意対のデータ線が設けられ、
上記データ線対に応じた数の基本メモリセルのデ
ータ記憶点を相互に接続して単位メモリセルを構
成することを特徴とするマスタスライス型半導体
記憶装置の接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096825A JPS59220951A (ja) | 1983-05-31 | 1983-05-31 | マスタスライス型半導体記憶装置の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096825A JPS59220951A (ja) | 1983-05-31 | 1983-05-31 | マスタスライス型半導体記憶装置の接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59220951A JPS59220951A (ja) | 1984-12-12 |
| JPH0444429B2 true JPH0444429B2 (ja) | 1992-07-21 |
Family
ID=14175334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096825A Granted JPS59220951A (ja) | 1983-05-31 | 1983-05-31 | マスタスライス型半導体記憶装置の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130073802A (ko) * | 2011-12-23 | 2013-07-03 | 삼성에스디아이 주식회사 | 배터리의 수명 평가 장치 및 그 방법 |
-
1983
- 1983-05-31 JP JP58096825A patent/JPS59220951A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130073802A (ko) * | 2011-12-23 | 2013-07-03 | 삼성에스디아이 주식회사 | 배터리의 수명 평가 장치 및 그 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59220951A (ja) | 1984-12-12 |
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