JPH0444431B2 - - Google Patents
Info
- Publication number
- JPH0444431B2 JPH0444431B2 JP59015157A JP1515784A JPH0444431B2 JP H0444431 B2 JPH0444431 B2 JP H0444431B2 JP 59015157 A JP59015157 A JP 59015157A JP 1515784 A JP1515784 A JP 1515784A JP H0444431 B2 JPH0444431 B2 JP H0444431B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor layer
- semiconductor device
- layer
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Description
本発明は新規な構成原理に基づく半導体装置に
関するものである。 従来半導体装置の主要部分であるｐ−ｎ接合
は、拡散法、合金法、イオン打込み法、生長接合
形成法等によつて作られていた。しかしこれ等の
方法で作成したｐ−ｎ接合は、いずれにおいても
不純物濃度は統計的に分布し、空間的にも連続的
に変化している。このためたとえば半導体素子を
微細化しようとする時、この不純物濃度が統計的
に分布していることから来る物理的限界が存在し
た。 本発明は半導体層中に不純物を添加する場合、
不純物原子を単原子層の単位で制御し不純物を半
導体層内の所定領域に局在せしめることにより、
従来の方法では達成することが出来ない特性を有
する半導体装置を提供することを目的とする。 本発明は半導体材料を母材として構成された半
導体装置であつて、 前記母材内に導入される不純物領域として単原
子層もしくはそれに準ずる薄層内に不純物が限定
された不純物領域を有する点に特徴がある。 こうした構造は分子線エピタキシヤル法の開発
を持つてはじめて実現出来たものである。 本発明の半導体装置は上述の如き特徴のある半
導体積層構造を有するが故に、従来の半導体装置
では実現出来なかつた種々の特徴ある特性を有す
る半導体装置を実現し得るものである。 なお、不純物の導入は、通常空乏層を含む半導
体装置においては単原子層もしくは該空乏層と同
等またはそれより薄い単一または複数の層に、特
に集中して不純物を含むか、または特に少なくと
も不純物を含む層を一以上含む如く設計されてい
る。以下の本実施例では不純物を添加する層は単
原子層一層のみであるがこれは多原子層であつて
もよいし、これらの複数の層から成つている場合
でもよい。 階段状の電圧−容量特性を有する半導体装置、
および短チヤネルの高速電界効果トランジスタ
（FET）の例を具体的に説明する。 先ず階段状の電圧−容量特性の例について説明
する。 Siの分子線源および砒素の分子線源を用い基板
結晶上にSiの分子線エピタキシー層および砒素添
加層を交互に成長させることにより第１図に示す
ような構造をした多層構造を作成する。１１はＰ
型シリコン（Si）基板、１２はシリコン半導体
層、１３は砒素等の不純物が局在しているシリコ
ン層、１４は電極である。この際砒素の添加時に
はSiの分子線源の前にはシヤツターをおき砒素の
添加は単分子層以下におさえる。第２図はこのよ
うにして作成した多層構造の不純物原子の分布を
示したものである。 次に第２図に示すような不純物濃度の分布を有
する半導体装置に電界を印加した場合の特性につ
いて説明する。第２図のごときδ−関数型の不純
物濃度分布の両側における電界強度の差ΔEiは、
一次元のポアソン方式 d2／dx2＝−１／εsε0ρ（ｘ） (1) を積分することによつて求めることができる。 但しは、ポテンシヤル・エネルギー、ρ（ｘ）
は不純物による電荷の分布でρ（ｘ）＝ρ0δ（ｘ−
ai）で表わされる。ここにεsは半導体の比静電誘
電率、ε0は真空の静電誘導率、aiは不純物の位置
を示す。式(1)をaiの近傍で積分することにより、
aiの両側での電界強度の差ΔEiは、 ΔEi＝−〔d／dx〕ai＋０ ai−０＝１／εsε0ρ0 (2) となる。ここで、ρ0を単位面積当りの不純物濃度
Ni〔m-2〕におきかえると(2)式のΔEiは ΔEi＝1.56×10-9Ni〔Ｖ／ｍ〕 (3) となる。 またこの場合厚さｄ〔ｍ〕の半導体層の静電容
量Ｃは１m2当り Ｃ＝εsε0S／ｄ＝1.06×10-10１／ｄ・〔Ｆ／m2〕 (4) である。 従つて第１図に示した半導体装置の電圧−容量
特性は第３図のように階段状になる。また容量お
よび電圧の段の大きさは、(3)式から明らかなよう
に不純物濃度および不純物添加層の間隔を適当に
することにより任意に変えることができる。 本発明の特徴たる単原子層もしくはそれに準ず
る薄層内に不純物が限定された不純物領域を電界
効果トランジスタに適用した例を説明する。 不純物は局在して設けられ、チヤネルから離れ
た領域に存在する。ゲート電極に印加した電圧と
不純物を含む半導体層に依存する不純物分布とに
よつてキヤリア濃度が決められる。 こうした構成上の特徴を有するが故に次の如き
利点を有する。 (1) チヤネル領域に不純物を含有しないので、キ
ヤリアは不純物散乱を受けることがない。従つ
て、より高移動度となし得る。 通常のMOSFETの場合、チヤネル長(l)は基
板の不純物濃度（Ni）に対して∝Ni-2の関
係に保つて設計される。しかし、この場合、基
板の不純物濃度に従つて第１表に示す程度のキ
ヤリアの移動度を越えるものはいかなる製造方
法を用いても実現し得ない。 これに対し、本発明の半導体装置においては
第１表に示す通り、従来例に比較してはるかに
高移動度のFETを実現出来る。なお、比較を
容易ならしめるため表中、本発明の場合の添加
不純物濃度はチヤネル領域におけるデイプレツ
シヨン領域（depletion region）で平均した実
効的不純物濃度として示した。 (2) 短チヤネル化、即ち半導体装置の微細化を
関するものである。 従来半導体装置の主要部分であるｐ−ｎ接合
は、拡散法、合金法、イオン打込み法、生長接合
形成法等によつて作られていた。しかしこれ等の
方法で作成したｐ−ｎ接合は、いずれにおいても
不純物濃度は統計的に分布し、空間的にも連続的
に変化している。このためたとえば半導体素子を
微細化しようとする時、この不純物濃度が統計的
に分布していることから来る物理的限界が存在し
た。 本発明は半導体層中に不純物を添加する場合、
不純物原子を単原子層の単位で制御し不純物を半
導体層内の所定領域に局在せしめることにより、
従来の方法では達成することが出来ない特性を有
する半導体装置を提供することを目的とする。 本発明は半導体材料を母材として構成された半
導体装置であつて、 前記母材内に導入される不純物領域として単原
子層もしくはそれに準ずる薄層内に不純物が限定
された不純物領域を有する点に特徴がある。 こうした構造は分子線エピタキシヤル法の開発
を持つてはじめて実現出来たものである。 本発明の半導体装置は上述の如き特徴のある半
導体積層構造を有するが故に、従来の半導体装置
では実現出来なかつた種々の特徴ある特性を有す
る半導体装置を実現し得るものである。 なお、不純物の導入は、通常空乏層を含む半導
体装置においては単原子層もしくは該空乏層と同
等またはそれより薄い単一または複数の層に、特
に集中して不純物を含むか、または特に少なくと
も不純物を含む層を一以上含む如く設計されてい
る。以下の本実施例では不純物を添加する層は単
原子層一層のみであるがこれは多原子層であつて
もよいし、これらの複数の層から成つている場合
でもよい。 階段状の電圧−容量特性を有する半導体装置、
および短チヤネルの高速電界効果トランジスタ
（FET）の例を具体的に説明する。 先ず階段状の電圧−容量特性の例について説明
する。 Siの分子線源および砒素の分子線源を用い基板
結晶上にSiの分子線エピタキシー層および砒素添
加層を交互に成長させることにより第１図に示す
ような構造をした多層構造を作成する。１１はＰ
型シリコン（Si）基板、１２はシリコン半導体
層、１３は砒素等の不純物が局在しているシリコ
ン層、１４は電極である。この際砒素の添加時に
はSiの分子線源の前にはシヤツターをおき砒素の
添加は単分子層以下におさえる。第２図はこのよ
うにして作成した多層構造の不純物原子の分布を
示したものである。 次に第２図に示すような不純物濃度の分布を有
する半導体装置に電界を印加した場合の特性につ
いて説明する。第２図のごときδ−関数型の不純
物濃度分布の両側における電界強度の差ΔEiは、
一次元のポアソン方式 d2／dx2＝−１／εsε0ρ（ｘ） (1) を積分することによつて求めることができる。 但しは、ポテンシヤル・エネルギー、ρ（ｘ）
は不純物による電荷の分布でρ（ｘ）＝ρ0δ（ｘ−
ai）で表わされる。ここにεsは半導体の比静電誘
電率、ε0は真空の静電誘導率、aiは不純物の位置
を示す。式(1)をaiの近傍で積分することにより、
aiの両側での電界強度の差ΔEiは、 ΔEi＝−〔d／dx〕ai＋０ ai−０＝１／εsε0ρ0 (2) となる。ここで、ρ0を単位面積当りの不純物濃度
Ni〔m-2〕におきかえると(2)式のΔEiは ΔEi＝1.56×10-9Ni〔Ｖ／ｍ〕 (3) となる。 またこの場合厚さｄ〔ｍ〕の半導体層の静電容
量Ｃは１m2当り Ｃ＝εsε0S／ｄ＝1.06×10-10１／ｄ・〔Ｆ／m2〕 (4) である。 従つて第１図に示した半導体装置の電圧−容量
特性は第３図のように階段状になる。また容量お
よび電圧の段の大きさは、(3)式から明らかなよう
に不純物濃度および不純物添加層の間隔を適当に
することにより任意に変えることができる。 本発明の特徴たる単原子層もしくはそれに準ず
る薄層内に不純物が限定された不純物領域を電界
効果トランジスタに適用した例を説明する。 不純物は局在して設けられ、チヤネルから離れ
た領域に存在する。ゲート電極に印加した電圧と
不純物を含む半導体層に依存する不純物分布とに
よつてキヤリア濃度が決められる。 こうした構成上の特徴を有するが故に次の如き
利点を有する。 (1) チヤネル領域に不純物を含有しないので、キ
ヤリアは不純物散乱を受けることがない。従つ
て、より高移動度となし得る。 通常のMOSFETの場合、チヤネル長(l)は基
板の不純物濃度（Ni）に対して∝Ni-2の関
係に保つて設計される。しかし、この場合、基
板の不純物濃度に従つて第１表に示す程度のキ
ヤリアの移動度を越えるものはいかなる製造方
法を用いても実現し得ない。 これに対し、本発明の半導体装置においては
第１表に示す通り、従来例に比較してはるかに
高移動度のFETを実現出来る。なお、比較を
容易ならしめるため表中、本発明の場合の添加
不純物濃度はチヤネル領域におけるデイプレツ
シヨン領域（depletion region）で平均した実
効的不純物濃度として示した。 (2) 短チヤネル化、即ち半導体装置の微細化を
【表】
可能とする。従来MOSトランジスタの微細化
の限界は基板Si中の不純物濃度によつて決まる
とされていた。すなわちMOSトランジスタの
チヤンネル長ｌを小さくするには、基板の不純
物濃度Niを高くすることが必要であり、その
最小のチヤンネル長ｌと不純物濃度Niは前述
したようにｌ∝Ni-2の関係のある。しかし、
不純物濃度Niを大きくするとMOSトランジス
タのチヤンネル内のポテンシヤルの空間的な変
動が大きくなることから、Niの上限は、約1024
〔ｍ-3〕である。 この場合不純物原子間の平均距離はR*＝
10-8ｍ｛100Å｝であり、従つて、MOSトラン
ジスタのチヤンネル長さをR*の10倍（10-7ｍ
｛1000Å｝）以下にすることは原理的に不可能で
あつた。 しかし、本発明の半導体装置においてはチヤ
ネル近傍に不純物がなく、ポテンシヤルの井戸
の空間的変動を極めて小さくすることが出来、
従つて短チヤネル化を実現することが出来る。 たとえば、MOSトランジスタのSiO2とSiの
界面から厚さＤの範囲にある不純物原子数と同
数の不純物原子をSiO2とSiの界面から距離Ｄ
だけはなれた単原子層だけ集中して添加した場
合を考えてみる。従来の基板に不純物を均一に
添加した場合のMOSトランジスタのチヤンネ
ルのポテンシヤルの空間変動は〜e2／εsε0R*で
与えられるのに対し、単原子層に添加した場合
にはポテンシヤルの変動は 〜e2／εsε0R*（R*／Ｄ）3 になる。すなわちポテンシヤルの変動は
（R′／Ｄ）3倍だけ小さくなる。ここでR′*は単原
子層内の不純物原子間の平均距離である。 これを不純物濃度の上限Ni＝1024ｍ-3とする
とR*＝10-8ｍ，R′*＝0.5／10-8ｍとなり、Ｄ＝
500Åとすると、従来の場合より、チヤンネル
におけるポテンシヤルの変動は１／100以下に
なる。 チヤネル内のポテンシヤルの変動が少ないこ
とから高周波での雑音も低い。 (3) 多数の半導体素子のしきい値のばらつきが小
さくなる。従つて歩留りが向上する。 これは前述した通りチヤネル近傍に不純物が
なく、ポテンシヤルの井戸に空間的変動が極め
て小さくなるためである。ポテンシヤルの井戸
の空間的変動が大きい場合、ゲート電圧VGに
よつてドレイン電流IDがどの様に立ち上るかを
測定すると、ゲート電圧のしきい電圧値（Vth）
がはつきりしなくなる。しかも多数の半導体素
子において、このしきい電圧値が統計的にばら
つくこととなる。 本発明の構成においてはこうした問題点は大
巾に小さいものとなし得る。 即ち、しきい電圧近傍でのソースとドレイン
間の電流の立ち上がりが鋭くなる。 実施例 １ Siおよび砒素の分子線源を用いてSiのｎ型基板
結晶１上に厚さａ＝10-7ｍ｛1000Å｝のSi単結晶
層１２および単原子層内にAsを1016ｍ-2｛1012cm
-2｝添加したSi層１３を交互に分子線エピタキシ
ヤル法によつて成長させ第１図に示した積層構造
を作成する。更にこの積層構造表面上にAlを電
子線蒸着してシヨツトキー電極１４を形成する。
なお装置の面積は10-4×10-4m2である。この半導
体装置の電圧−静電容量特性は第３図に示すうよ
うな階段状になつた。Siの分子線エピタキシ−層
の厚さ10-8ｍ｛100Å｝から10-6ｍ｛10000Å｝不
純物添加層の濃度1015ｍ-2｛1011cm-2｝から５×
1016ｍ-2｛５×1012cm-2｝の間にわたつて同様の階
段状の電圧−容量特性を得ることができた。 実施例 ２ 第４図、第５図は本発明のは半導体装置の製造
工程の各段階を示す装置断面図である。 シリコン（Si）基板４１を分子線エピタキシヤ
ル装置内に装着し、Siおよびほう素(B)の分子線源
準備する。分子線エピタキヤル装置内を真空度
10-9Torr以下となし、Si基板４１上に厚さ10-6ｍ
のSi層４２を分子線エピタシキヤル成長し、更に
続けてSi層４２上に単原子層内にほう素を濃度５
×10-2で含有せしめたSi層４３、およびこのSi層
４３上に厚さ10-7ｍ（1000Å）のSi層４４を分子
線エピタキシヤル成長する。第４図はこの状態を
示した断面図である。この例では不純物は単原子
層内に局在せしめたが、更に多数層に不純物を導
入してても良い。 この場合肝要なことは従来の如き不純物導入の
方法と異なり、不純物濃度が実質的に統計的分布
を有さないよう局在せしめることである。 ゲート酸化膜５６としては第４図に示した多層
構造体の上部を周知の熱酸化法によつて厚さ500
ÅのSiO2膜としてこれを用いた。又ソースおよ
びドレイン電極領域５５の形成はCVD法による
SiO2膜を拡散用マスクとして砒素を第１の半導
体層に熱拡散法によつて形成した。 ゲート電極５７は前記ゲート酸化膜５６上に金
属Alを蒸着して形成した。第５図がこの状態を
示す断面図である。 この様にしてFET（電界効果トランジスタ）を
作製することができた。そのチヤネル長は10-7ｍ
（1000Å）で、従来のシリコン・プロセスを用い
た技術で製造されたFETでは動作不能であつた
ものである。
の限界は基板Si中の不純物濃度によつて決まる
とされていた。すなわちMOSトランジスタの
チヤンネル長ｌを小さくするには、基板の不純
物濃度Niを高くすることが必要であり、その
最小のチヤンネル長ｌと不純物濃度Niは前述
したようにｌ∝Ni-2の関係のある。しかし、
不純物濃度Niを大きくするとMOSトランジス
タのチヤンネル内のポテンシヤルの空間的な変
動が大きくなることから、Niの上限は、約1024
〔ｍ-3〕である。 この場合不純物原子間の平均距離はR*＝
10-8ｍ｛100Å｝であり、従つて、MOSトラン
ジスタのチヤンネル長さをR*の10倍（10-7ｍ
｛1000Å｝）以下にすることは原理的に不可能で
あつた。 しかし、本発明の半導体装置においてはチヤ
ネル近傍に不純物がなく、ポテンシヤルの井戸
の空間的変動を極めて小さくすることが出来、
従つて短チヤネル化を実現することが出来る。 たとえば、MOSトランジスタのSiO2とSiの
界面から厚さＤの範囲にある不純物原子数と同
数の不純物原子をSiO2とSiの界面から距離Ｄ
だけはなれた単原子層だけ集中して添加した場
合を考えてみる。従来の基板に不純物を均一に
添加した場合のMOSトランジスタのチヤンネ
ルのポテンシヤルの空間変動は〜e2／εsε0R*で
与えられるのに対し、単原子層に添加した場合
にはポテンシヤルの変動は 〜e2／εsε0R*（R*／Ｄ）3 になる。すなわちポテンシヤルの変動は
（R′／Ｄ）3倍だけ小さくなる。ここでR′*は単原
子層内の不純物原子間の平均距離である。 これを不純物濃度の上限Ni＝1024ｍ-3とする
とR*＝10-8ｍ，R′*＝0.5／10-8ｍとなり、Ｄ＝
500Åとすると、従来の場合より、チヤンネル
におけるポテンシヤルの変動は１／100以下に
なる。 チヤネル内のポテンシヤルの変動が少ないこ
とから高周波での雑音も低い。 (3) 多数の半導体素子のしきい値のばらつきが小
さくなる。従つて歩留りが向上する。 これは前述した通りチヤネル近傍に不純物が
なく、ポテンシヤルの井戸に空間的変動が極め
て小さくなるためである。ポテンシヤルの井戸
の空間的変動が大きい場合、ゲート電圧VGに
よつてドレイン電流IDがどの様に立ち上るかを
測定すると、ゲート電圧のしきい電圧値（Vth）
がはつきりしなくなる。しかも多数の半導体素
子において、このしきい電圧値が統計的にばら
つくこととなる。 本発明の構成においてはこうした問題点は大
巾に小さいものとなし得る。 即ち、しきい電圧近傍でのソースとドレイン
間の電流の立ち上がりが鋭くなる。 実施例 １ Siおよび砒素の分子線源を用いてSiのｎ型基板
結晶１上に厚さａ＝10-7ｍ｛1000Å｝のSi単結晶
層１２および単原子層内にAsを1016ｍ-2｛1012cm
-2｝添加したSi層１３を交互に分子線エピタキシ
ヤル法によつて成長させ第１図に示した積層構造
を作成する。更にこの積層構造表面上にAlを電
子線蒸着してシヨツトキー電極１４を形成する。
なお装置の面積は10-4×10-4m2である。この半導
体装置の電圧−静電容量特性は第３図に示すうよ
うな階段状になつた。Siの分子線エピタキシ−層
の厚さ10-8ｍ｛100Å｝から10-6ｍ｛10000Å｝不
純物添加層の濃度1015ｍ-2｛1011cm-2｝から５×
1016ｍ-2｛５×1012cm-2｝の間にわたつて同様の階
段状の電圧−容量特性を得ることができた。 実施例 ２ 第４図、第５図は本発明のは半導体装置の製造
工程の各段階を示す装置断面図である。 シリコン（Si）基板４１を分子線エピタキシヤ
ル装置内に装着し、Siおよびほう素(B)の分子線源
準備する。分子線エピタキヤル装置内を真空度
10-9Torr以下となし、Si基板４１上に厚さ10-6ｍ
のSi層４２を分子線エピタシキヤル成長し、更に
続けてSi層４２上に単原子層内にほう素を濃度５
×10-2で含有せしめたSi層４３、およびこのSi層
４３上に厚さ10-7ｍ（1000Å）のSi層４４を分子
線エピタキシヤル成長する。第４図はこの状態を
示した断面図である。この例では不純物は単原子
層内に局在せしめたが、更に多数層に不純物を導
入してても良い。 この場合肝要なことは従来の如き不純物導入の
方法と異なり、不純物濃度が実質的に統計的分布
を有さないよう局在せしめることである。 ゲート酸化膜５６としては第４図に示した多層
構造体の上部を周知の熱酸化法によつて厚さ500
ÅのSiO2膜としてこれを用いた。又ソースおよ
びドレイン電極領域５５の形成はCVD法による
SiO2膜を拡散用マスクとして砒素を第１の半導
体層に熱拡散法によつて形成した。 ゲート電極５７は前記ゲート酸化膜５６上に金
属Alを蒸着して形成した。第５図がこの状態を
示す断面図である。 この様にしてFET（電界効果トランジスタ）を
作製することができた。そのチヤネル長は10-7ｍ
（1000Å）で、従来のシリコン・プロセスを用い
た技術で製造されたFETでは動作不能であつた
ものである。
第１図は階段状の電圧−容量特性を有する半導
体装置の断面図、第２図は該半導体装置の不純物
濃度の分布を示す図、第３図は該半導体装置の電
圧−容量特性を示す図、第４図および第５図は本
発明の半導体装置の製造工程を説明するための装
置の断面図である。 １１，４１：半導体基板、１３，４３：不純物
を含有する第２の半導体層、１２，４４：不純物
を含有しない第１の半導体層、１４，５７：電
極。
体装置の断面図、第２図は該半導体装置の不純物
濃度の分布を示す図、第３図は該半導体装置の電
圧−容量特性を示す図、第４図および第５図は本
発明の半導体装置の製造工程を説明するための装
置の断面図である。 １１，４１：半導体基板、１３，４３：不純物
を含有する第２の半導体層、１２，４４：不純物
を含有しない第１の半導体層、１４，５７：電
極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、該基板上に設けられた第１の
半導体層と、該第１の半導体層に近接して設けら
れた第２の半導体層とを有する半導体装置におい
て、 上記第１の半導体層は不純物を実質的に含有せ
ず、かつ、 上記第２の半導体層は不純物を含有し、 上記第２の半導体層は単原子層からなり、不純
物濃度が実質的に統計的分布を有しないことを特
徴とする半導体装置。 ２ 上記半導体装置は容量であり、かつ、上記第
１及び第２の半導体層は複数層設けられ、上記第
及び第２の半導体層の上部及び下部に電極を有す
ることを特徴とする特許請求の範囲第１項記載の
半導体装置。 ３ 上記半導体装置はトランジスタであり、か
つ、上記第１の半導体層にはチヤンネルが設けら
れることを特徴とする特許請求の範囲第１項記載
の半導体装置。 ４ 上記第２の半導体層の存在と外部電界とに依
存して、上記第１の半導体層内に形成されるポテ
ンシヤルの井戸を、上記チヤンネルとする半導体
装置であつて、 上記第１の半導体層の表面にはゲート酸化膜が
形成され、該ゲート酸化膜の表面にはさらに制御
電極が形成されてなり、 上記制御電極に閾値以上の電圧を印加すること
により、上記第１の半導体層の上記制御電極側の
界面に上記チヤンネルを形成してなり、 上記第２の半導体層は上記チヤンネル中を移動
するキヤリアと反対の型のキヤリアを生成する不
純物を含有してなることを特徴とする特許請求の
範囲第３項記載の半導体装置。 ５ 上記第２の半導体層はSiを含むことを特徴と
する特許請求の範囲第１項乃至第４項のいずれか
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015157A JPS59175774A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015157A JPS59175774A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112731A Division JPS5910278A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175774A JPS59175774A (ja) | 1984-10-04 |
| JPH0444431B2 true JPH0444431B2 (ja) | 1992-07-21 |
Family
ID=11880960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015157A Granted JPS59175774A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012231165A (ja) * | 2003-07-23 | 2012-11-22 | Asm America Inc | シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728025B2 (ja) * | 1987-01-16 | 1995-03-29 | 日本電信電話株式会社 | 半導体装置 |
-
1984
- 1984-02-01 JP JP59015157A patent/JPS59175774A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012231165A (ja) * | 2003-07-23 | 2012-11-22 | Asm America Inc | シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59175774A (ja) | 1984-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8173495B2 (en) | Semiconductor on insulator | |
| US4476622A (en) | Recessed gate static induction transistor fabrication | |
| US5108935A (en) | Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities | |
| US20050054150A1 (en) | Apparatus and method of manufacture for integrated circuit and CMOS device including epitaxially grown dielectric on silicon carbide | |
| JPH0652812B2 (ja) | 金属−絶縁体−金属接合構造の製造方法 | |
| KR20240116563A (ko) | 실리콘-온-절연체 상의 iii족-질화물 반도체 구조물 및 그 성장 방법 | |
| JPS5915388B2 (ja) | 半導体装置 | |
| US7316959B2 (en) | Semiconductor device and method for fabricating the same | |
| JPH0137857B2 (ja) | ||
| JPS62271475A (ja) | 半導体装置 | |
| US4785340A (en) | Semiconductor device having doping multilayer structure | |
| US6977406B2 (en) | Short channel insulated-gate static induction transistor and method of manufacturing the same | |
| JPH0330309B2 (ja) | ||
| US4596605A (en) | Fabrication process of static induction transistor and solid-state image sensor device | |
| JPH0444431B2 (ja) | ||
| JPH0614549B2 (ja) | 薄膜トランジスタ | |
| JPS5910278A (ja) | 半導体装置 | |
| JPH05183153A (ja) | 半導体装置 | |
| US5516589A (en) | Silicon carbide thin film circuit element and method of manufacturing the same | |
| JPS59188175A (ja) | 半導体装置 | |
| US20250351571A1 (en) | Semiconductor devices and methods of manufacturing the same | |
| JP3194921B1 (ja) | 隆起型ストラップ構造ｍｏｓトランジスタの製造方法 | |
| JP2707436B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS63219176A (ja) | 電界効果トランジスタの製造方法 | |
| JP3467288B2 (ja) | バイポーラ動作モードが最適化された垂直接合形電界効果トランジスタ及びその製造方法 |