JPH0444446B2 - - Google Patents

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JPH0444446B2
JPH0444446B2 JP56006578A JP657881A JPH0444446B2 JP H0444446 B2 JPH0444446 B2 JP H0444446B2 JP 56006578 A JP56006578 A JP 56006578A JP 657881 A JP657881 A JP 657881A JP H0444446 B2 JPH0444446 B2 JP H0444446B2
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JP
Japan
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signal
frequency
input
output
multiplier
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JP56006578A
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JPS56110345A (en
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Jon Uorutaazu Niijeru
Jeemusu Andaahiru Miikeru
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
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Publication of JPH0444446B2 publication Critical patent/JPH0444446B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H03L7/1978—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider using a cycle or pulse removing circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は合成周波数信号を形成するための調整
可能な周波数を有する電圧制御可変周波数発振器
VFOと、低域通過フイルタLPFを介して出力を
前記電圧制御可変周波数発振器VFOの制御入力
に周波数制御用に結合してある位相比較器PCと
を有するフエーズ ロツク ループを有し、位相
比較器PCの第１入力を電圧制御可変周波数発振
器VFOの出力に結合し、またその第２入力を基
準信号源CPGの出力に結合し、前記電圧制御可
変周波数発振器VFOより位相比較器PCの第１入
力に至る信号路に分周手段PS，PRDを設け、該
分周手段PS，PRDの出力を連続加算レート乗算
器Ｒに結合し、この連続加算レート乗算器Ｒは制
限された容量のアキユムレータを有し、連続加算
レート乗算器Ｒは分周手段PS，PRDの各出力パ
ルスに応答して、該アキユムレータ内に累算され
た値に所定の増分値を加算し、連続加算レート乗
算器Ｒは増分値を加算された累算値がアキユムレ
ータの容量を超える毎にオーバーフロー信号を形
成し、このオーバーフロー信号は、分周手段PS，
PRDの分周率に瞬間的に影響を及ぼし、さらに
修正回路を設け、この修正回路はオーバーフロー
信号が生じたとき、アキユムレータの剰余値より
修正信号CSを導出し、この修正信号CSは位相変
調器PMの変調入力に結合されて位相比較器PC
の信号を変調するか、または、結合手段ASDに
結合されて、ここにおいて修正信号CSと位相比
較器PCの出力信号とが組合され前記低域通過フ
イルタLPFの入力信号となるかの何れかとした
周波数合成器に関するものである。
従来技術 連続加算レート乗算器は、分周比を変えるため
通常増分Ｙを可調整としていることから、可調整
アキユムレータ累算器とも称されており、すべて
のパルスが時間的に均等に離隔していたとする場
合、すべての時間において、アキユムレータ内の
剰余は、すぐ前の溢れ（オーバーフロー）パルス
の発生時間と、当該パルスの発生時間との間の時
間間隔の直接の函数となるという利点を有する。
これは英国特許第1447418号に発表されており、
また上記特許明細書には、この剰余を用いて修正
信号を抽出し、この信号を適当な極性（センス）
と大きさで位相比較器の出力信号に加算すること
により、溢れたパルスのパルスレートのジツタに
基因する前記出力信号の変動を補償する方法が記
載されている。これによると実効的に位相ジツタ
を予知し、位相ジツタを補償する修正信号により
ジツタに基因するVFO周波数のドリフトをかな
り減少させることができる。
また、上記の既知の合成器に関する実験によれ
ば、レート乗算器によるパルスの減算に基因する
ジツタの影響を純粋音で聞こえないようにするに
は、修正信号による側波帯の抑圧により、側波帯
を搬送波より大きいレベルから搬送波より約
30dB低いレベルまで低減させる必要があること
が判明している。このことはジツタの除去（零
化）に約３％の正確度を必要とすることを意味
し、例えば、20：１のような広い周波数範囲を必
要とする場合はその実現が困難である。また、こ
のことは許容偏差値の厳しい回路素子を必要とす
るだけでなく、困難な設計手順をも必要とすると
いう問題がある。さらに一部の回路素子の温度ド
リフトが前記正確度に影響を与え、ある環境下で
３％達成を不可能にするという難点を有する。
発明の開示 本発明の目的は、上述のジツタ除去の正確度を
改善することにより、回路素子の許容偏差値に対
する厳しい要求を軽減し、かつ、温度ドリフトの
影響をほとんど除去するようにした上述形式の周
波数合成器を提供しようとするものである。
本発明は、特許請求の範囲に記載の如くの構成
を特徴とする。
本発明による周波数合成器においては、修正信
号のレベルの誤差による周波数制御信号内の残留
リツプルを検出するフイード バツク ループを
設けて、修正信号を自動的に調整し、リツプルを
除去する。これによると温度ドリフトがあつて
も、自動補償方式により修正信号を常に正しいレ
ベルとすることができる。
本発明による周波数合成器は、例えば単側帯波
動作のような小さな周波数ステツプを必要とする
携帯用および移動無線方式用にとくに適してい
る。
実施例 以下図面により本発明を詳細に説明する。
第１図は本発明周波数合成器の第１実施例を示
すブロツクダイヤグラムで、図示回路は、合成器
の出力を構成する出力を有し、かつ、この出力を
パルス スワロー回路（パルス減算回路）PSの
第１入力に接続するようにした電圧制御可変周波
数発振器VFOを含む。前記回路PSの出力は調整
可能な数n1＞１で分周する機能を有す償プログラ
ム可能なレート分周器PRDにこれを接続する。
前記分周器PRDの出力はこれを位相比較器PCの
一方の入力に接続するほか、前述形式の連続加算
レート乗算器の入力にも接続する。連続加算レー
ト乗算器は主として制限容量のアキユムレータＲ
より成るので、以下アキユムレータとも略称する
こともある。アキユムレータＲ内のデジタル剰余
はデジタル・アナログ変換器DAによりアナログ
形状に変換し、前記回路DAの出力をアナログ乗
算器M1の一方の入力に接続する。アキユムレー
タＲの溢れパルス出力はパルス スワロー回路
PSの第２入力に接続するほか、第２乗算器M2の
第１入力に接続する。溢れパルスはレート分周器
PRDより供給される入力パルス周波数のn2倍の
平均周波数を有する。ここで、n2は１より小さい
可調整数である。
また、周波数Fcを有するクロツク パルス発
生器CPGの出力はこれを比較器PCの第２入力に
接続し、前記回路PCの出力をアナログ加算装置
ASDの第１入力に接続する。前記アナログ加算
装置ASDの出力はループ内の低域通過フイルタ
LPFを介して発振器VFOの周波数制御電圧入力
に接続するほか、アナログ乗算器M2の第２入力
にも接続する。
VFO，PS，PRD，PC，CPG，ASD，LPF，
ＲおよびDAで示す記号は前述の英国特許明細書
第1447418号第２図の関連記号と同じもので、こ
れらの機能および作動に関しては前記明細書に詳
細に記載されている。おおまかにいつて、位相比
較器の出力は分周器PRDよりの入力パルスの位
相が周波数Fcの位相と同じになるまで発振器
VFOの周波数を調整する。フエーズ ロツク
ループVFO−PS−PRD−PC−ASD−LPF−
VFOのロツク状態においては、出力周波数F0＝
（n1＋n2）Fcとなる。パルス スワロー回路PSは
２つのパルス列入力を有し、アキユムレータＲか
ら供給されるパルス列よりの各入力パルスごとに
発振器VFOより供給されるパルス列から１つの
パルスを減算、すなわち、“除去”する。したが
つて回路PSよりの出力パルスは喪失減算パルス
のため時間的に均一間隔のパルス配列でなく、い
わゆるパルスジツタを受けた形となり、分周器
PRDの出力パルスもパルスジツタを受けたよう
な形となる。一方、発生器CPGから位相比較器
に供給される入力パルスにはパルスジツタがない
ため、比較器PCから導出される出力信号は分周
器PRDより供給される入力パルス上の位相ジツ
タに正比例したリツプル成分を有する。このよう
なリツプルは発振器VFOの出力周波数を僅かに
ドリフトさせる可能性がある。前述の英国特許明
細書によるときは、さしあたり乗算器M1の影響
を無視した状態で、アキユムレータＲから修正信
号CSを抽出した後、装置ASDにおいて適当な極
性と大きさで比較器PCの出力と加算を行つて周
波数制御信号FCSを得、これによりリツプルを抑
圧（バランス アウト）させる方法について説明
がなされている。また、この場合、各溢れパルス
の後にアキユムレータＲ内に残る剰余は関連の溢
れパルス内の位相ジツタ、換言すれば、すべての
溢れパルスが均一間隔配置の場合、すなわち、ジ
ツタがない場合に、そのパルスが発生する時間か
らの遅延時間に正比例する。したがつて、デジタ
ル・アナログ変換器DAによりデジタル剰余をア
ナログ形状に変換して、比較器PCの出力内の不
所望のリツプルに比例するアナログ修正信号を生
成した後、アナログ加算装置ASDで２つの信号
を加算し、リツプルを抑圧するようにしている。
ここで、分周手段PS，PRDおよびＲの特定配
置はもつぱら修正信号の抽出に関するもので、本
発明には関係なく、例えば、前記英国特許明細書
第１図および第３図に示すような種々の代替配置
が可能である。また、パルス スワロー回路PS
は既知の方法で可変モジユロ プレ スケーラと
して形成することができ、例えば、通常は10分周
するが、溢れパルスの受信時には11分周するよう
にし、各々100の入力パルスに対して10でなく９
つのパルスのみを与えるようにし、換言すれば、
各カウンテイング サイクルに１つのパルスを除
去するようにこれを形成することができる。
ところが、周波数制御信号FCS中にはなお若干
の剰余リツプルが残留する。本発明によるとき
は、修正信号CSをアキユムレータＲ内の剰余の
函数とするだけでなく、周波数制御信号上にあら
われる任意のリツプルの函数とするような配置と
し、第２乗算器M2の第１入力およびフイルタＦ
を介して後者すなわちリツプル信号を抽出し、ア
ナログ乗算器M1において２つのアナログ函数を
組合せることにより残留リツプルをさらに減少さ
せるようにしている。この場合前記第２乗算器
M2の他の乗算入力には線Ａを介してアキユムレ
ータＲよりの溢れパルス信号を供給するようにし
ているので、アナログ乗算器M1の出力における
修正信号CSも、実際に位相ジツタを生ずる溢れ
パルス信号の函数となる。また、線Ａを除去し、
線Ｂを介してアキユムレータＲ内の剰余に比例す
るアナログ信号を第２乗算器M2に供給するよう
にすることもできる。また、第５図に関連して後
述するように、線Ａを使用する場合は、きわめて
簡単な方法で第２乗算器M2を実現することが可
能となる。
第２乗算器M2への入力用として線Ａまたは線
Ｂのいずれかを介しての信号を使用しうる理由
は、これらの信号はいずれも非修正ジツタを有す
る周波数制御信号FCSと相関を有することによ
る。この相関は修正信号CSが大きすぎるか小さ
すぎるかにより正または負となる。原則として
は、誤り信号と相関を有する任意の信号を使用す
ることができる。
変換器DAから導出され乗算器M1を介して供給
される相関信号は、理論的には、パルススワロー
回路PSにおけるパルスの減算に基因するジツタ
により誘起される位相誤りをアナログ加算装置
ASD内で正確に抹消するものでなければならな
い。修正信号の振幅がなんらかの理由のため誤つ
ている場合は、アナログ加算装置ASDの出力に
は誤りがリツプルとしてあらわれる。このような
任意の残留リツプルは第２乗算器M2において、
線ＡまたはＢにより供給される信号との相関によ
り適当な極性と大きさで検出され、この検出信号
によりフイルタＦおよびアナログ乗算器M1を介
して修正信号の振幅を調整する。かくして、第２
乗算器M2、フイルタＦ、アナログ乗算器M1、ア
ナログ加算装置ASDは自動零エラー帰還ループ
を形成し、この場合フイルタＦは零ループフイル
タとなる。
第２図は本発明周波数合成器の第２実施例を示
す。図示回路は第１図示回路とほぼ同様で、第２
図においては、第１図のアナログ加算装置ASD
をクロツクパルス発生器CPGと位相比較器PC間
の通路に配置した位相変調器PMにより置き換え
た点が異なるのみで、この場合にはアナログ乗算
器M1よりの修正信号CSは位相変調器PMの変調
入力に接続するようにしている。本実施例の場
合、分周器PRDより供給される位相比較器PCの
入力における位相ジツタを表わす修正信号により
クロツクパルス発生器CPGよりの信号を変調器
PMで位相変調し、これらの信号が分周器PRDよ
りの信号上のそれと全く同じジツタを示すように
している。かくすれば、比較器PCよりの周波数
制御信号FCSにはジツタ成分はなんら含まれない
はずであるが、制御信号上に任意のリツプルが現
れた場合は、第１図示実施例に関して前述したよ
うに、このリツプルは第２乗算器M2により検出
されて、修正信号CSの振幅を自動的に調整し、
これにより、リツプルを除去することができる。
周波数合成器に、例えば周波数比20：１のよう
な広い出力周波数範囲をもたせる必要がある場合
には、周波数範囲の一方の端の周波数から他の端
の周波数に切換える際の最悪条件における調定時
間（セツトリング タイム）を減少させるため、
ある種の形式の周波数・利得補償装置を設けるこ
とが望ましい。第３図は、このような補償を与え
るようにした第２図示実施例の変形を示すもの
で、図においては、第２図示回路と同じ回路ブロ
ツクに関しては同一符号により表示してある。こ
の場合には、位相比較器PCと第２乗算器M2間
に、その利得が周波数に比例するような第１利得
補償増幅器GC１、直流阻止コンデンサおよび利
得が１の緩衝増幅器BAを付加し、さらに、フイ
ルタＦとアナログ乗算器M1間にその利得が周波
数に反比例する第２利得補償増幅器GC２を配置
するほか、レート乗算器Ｒから第２乗算器M2に
供給される溢れパルスを遅延させるための遅延回
路DL、ならびに発生器CPGと位相変調器PM間
の固定比分周器DIVを付加するようにしている。
ここで、分周器DIVは高周波（5.12MHz）水晶発
振器の使用を可能にする便宜のためにのみ設けた
ものである。
PRDへの入力において１つのパルスが減算さ
れたときの位相比較器PCの電圧ステツプ アウ
ト（同期外れ）は、そこで減算されたパルスの長
さ、すなわちVFO出力周波数の１サイクルに比
例し、したがつて周波数に反比例する。したがつ
て、自動レベル調整回路が取扱うべき信号の振幅
はきわめて広範囲な変化が可能となり、例えば、
1.6MHzないし30MHzの出力周波数範囲を有する
周波数合成器の場合、約20：１の範囲で変化させ
ることができる。その利得が周波数に比例するよ
うな利得補償増幅器GC１の存在は合成器の周波
数変化に対して第２乗算器M2に供給される信号
の振幅をほぼ一定に保持するという方法で、この
振幅変動問題の克服に寄与している。ここで、利
得補償増幅器GC１には、それ程正確な利得・周
波数特性をもたせる必要はない。それはループが
任意の剰余の不正確さを自動的に処理することに
よる。増幅器GC１の実施例について第４図に関
連し後述することにする。
第２乗算器M2への入力は、第２乗算器M2の出
力中の直流成分が周波数制御信号FCS内のリツプ
ルの振幅のみに依存するよう、直流成分を含まな
いものでなければならない。コンデンサＣ１は入
力直流成分を阻止する機能を有する。直流成分の
阻止は、例えば、入力リード線内に高域フイルタ
を設けるなど種々の方法で実現することができ
る。
利得補償増幅器GC２がない場合には、フイル
タＦの出力を合成器の周波数に反比例するものと
する必要がある。それは、例えば、位相変調器に
供給する位相修正信号用として必要な振幅は
VFO周波数に反比例することによる。修正信号
の振幅はVFO出力から減算されるパルスの長さ
に比例する。これはVFO出力周波数の１周期に
相当し、したがつてVFO周波数に反比例するこ
とになる。例えば、最低周波数（1.6MHz）から
最高周波数（30MHz）にスイツチする場合には、
位相補償信号は1.6MHzに対する正しい値で始ま
るため、30MHzに対しては約20倍の過大な値とな
り調定時間もきわめて長い時間となり、20秒にも
達する。本実施例においては、その利得が周波数
に反比例する利得補償増幅器GC２を配置するこ
とにより、フイルタＦの出力を合成器の周波数に
ほとんど無関係とし、前記調定時間を例えば２秒
のように大幅に減少させるようにしている。ここ
で、利得補償増幅器GC２の利得・周波数特性は
きわめて正確にするを要しない。それは、補正ル
ープが任意の剰余の不正確さを自動的に処理する
ことによる。
第２図示実施例の場合は、第２乗算器M2への
信号入力には、アキユムレータＲよりの溢れパル
スとそれにより生ずる周波数制御信号FCS内の任
意の合成リツプルが含まれているが、後者のリツ
プル信号はパルス スワロー回路PS、分周器
PRDおよび位相比較器PCの応答時間だけ前者よ
り遅延している。これら２つの“原因・結果”信
号を第２乗算器M2内で正確に相関させるために
は、これらがほぼ同時に到来するようにしなけれ
ばならない。これがため第３図示実施例において
は、遅延回路DLにより、第２乗算器M2に供給さ
れる溢れパルスを応答時間の和に等しい時間だけ
遅延させるようにしている。
また、この場合、ループの低域フイルタＦは、
それが第２乗算器M2の出力における任意のリツ
プルを除去するだけでなく、全システムを雑音に
対してさらに不感にさせるという観点から、かな
り長い時定数（100ms）を有する積分器となるよ
う選定した。
また、第３図示実施例においては、固定比分周
器DIVを付加し、これによりクロツクパルス発生
器CPGとして高周波（5.12MHz）温度補償水晶発
振器の使用を可能にしている。この発振器は市販
品として容易に入手しうるのみでなく、温度によ
る周波数ドリフトも無視しうる程小である。ま
た、周波数合成器のある応用分野においては、可
変合成周波数のほかに、１つまたはそれ以上の固
定周波数出力を必要とする。分周器DIVは、位相
比較器PCに供給される周波数（標準的には1000
Hz）のほか１つまたはそれ以上のこの種固定周波
数を与えることを可能とする。
第４図は100Hzステツプで調整可能な周波数範
囲1.6MHzないし30MHzの本発明実験用周波数合
成器に使用した利得補償増幅器GC１と緩衝増幅
器BAの実施例を示す。この場合、周波数は、Ｍ
Hzデータ、すなわち１，２，４，８，10および
20MHzを選択するための６つの接点Ｋ（第４図に
おいては、これらの周波数を各接点Ｋに対する括
弧内にＭHz単位で表示してある）を含むスイツチ
（図示を省略）で選択するようにする。各接点Ｋ
の作動は、CMOS形メークスイツチＳ１ないし
Ｓ６の関連の１つを作動させ、各々その作動時に
関連のアナログ抵抗Ｒ１ないしＲ６の関連の１つ
を全アナログ信号に対する基準大地電位として使
用する5V導線に接続させる（合成器は単一極性
電源により作動する）。増幅器は差動演算増幅器
OA１を含み、前記増幅器OA１の非反転（＋）
入力に位相比較器PCよりの入力信号を接続し、
抵抗Ｒ１ないしＲ６のスイツチＳ１ないしＳ６か
ら離れた方の端を増幅器OA１の反転（−）入力
に共通に接続する。また、前記反転入力は帰還抵
抗７を介して増幅器OA１の出力にも接続する。
抵抗Ｒ１ないしＲ６の値は、増幅器OA１の出力
がＭHzスイツチ接点Ｋの設定により決まる周波数
に反比例するよう既知のように抵抗７の値と比例
させるようにし、例えば、Ｒ１＝100kΩ、Ｒ２
＝47kΩ、Ｒ３＝24kΩ、Ｒ４＝12kΩ、Ｒ５＝
10kΩ、Ｒ６＝4.7kΩおよびＲ７＝220kΩに選定
する。前述のように、利得補償増幅器GC１はほ
ぼ直線状の利得・周波数特性を有するのみでよ
く、1MHzステツプで調整するだけでよい。同じ
理由により、抵抗Ｒ１ないしＲ７は低許容値高安
定形のものとする必要はなく、したがつて、きわ
めて安価なものでよい。
スイツチＳ１ないしＳ６は、例えば、HEF
4066型集積回路（マラード社製）のように
CMOS集積回路形状に形成することができる。
実際の回路では、10Vの電源でこの集積回路を作
動させ、各ＭHzスイツチ接点Ｋ(1)ないしＫ（20）
の10V電源線から離れた方の接点と0V導線との
間に“プルダウン”抵抗（82kΩ図示を省略）を
接続し、接点が開いたとき論理値Ｃを与えるよう
にした。また、この場合、コンデンサＣ１の値は
1μFとした。
緩衝増幅器BAは差動演算器OA２を含み、前
記増幅器OA２の非反転（＋）入力をコンデンサ
Ｃ１を介して増幅器GC１の出力に接続するほか、
抵抗８（47kΩ）を介し5V導線に接続する。ま
た、増幅器OA２の反転（−）入力を帰還抵抗Ｒ
９（47kΩ）を介して増幅器OA２の出力に接続
し、前記出力を第３図に示すような第２乗算器
M2に接続する。増幅器OA１およびOA２は、例
えば、LM 107型（シグネテイツク社またはナシ
ヨナル セミコンダクタ社製）のように容易に集
積回路形状に形成することができる。
第５図は第２乗算器M2およびフイルタＦの詳
細回路図である。緩衝増幅器BAよりの出力は２
つの各電子スイツチＳ７，Ｓ８の１つの接点に接
続する。前記スイツチＳ７の他の接点は抵抗Ｒ１
１を介して差動演算増幅器OA３の反転（−）入
力に接続するほか、帰還抵抗Ｒ１２を介して増幅
器OA３の出力に接続する。また、スイツチＳ８
の他の接点は増幅器OA３の非反転（＋）入力に
接続するほか、抵抗Ｒ１３を介して5V電源線に
接続する。遅延回路DLよりの信号は、スイツチ
８を直接作動させ、スイツチＳ７をインバータ１
１を介して作動させるよう配置する。かくすれ
ば、遅延回路DLよりの遅延溢れパルスの間は、
スイツチＳ８が作動し、スイツチＳ７は作動しな
い。また、増幅器OA３は、帰還抵抗Ｒ１２によ
りその利得は１であり、その出力は入力に等し
く、かつ、同一符号を有する。換言すれば、緩衝
増幅器BAよりあらわれる信号は遅延溢れパルス
の周期に対して＋１倍されることになる。遅延回
路DLからのパルスがない場合には、インバータ
によりその状態が反転され、スイツチＳ７が作動
する。抵抗Ｒ１１およびＲ１２は同じ抵抗値
（10kΩ，Ｒ１２も同じ値を有する）を有し、し
たがつて、増幅器は利得が１の反転増幅器として
作動する。換言すれば遅延溢れパルスがあるとき
以外は緩衝増幅器BAよりの信号は常時−１倍さ
れることになる。溢れパルス列よりの＋および−
コマンドのシーケンスは誤り修正信号CSと相関
させるようにする。また、誤り信号FCSの位相は
位相変調器に供給されるジガー補正が高すぎるか
低すぎるかにより逆転するので、実際に正または
負の相関の度合を示す関連の第２乗算器M2の平
均出力も同時に逆転する。
フイルタＦは既知の積分器形状に形成すること
が可能で、第２乗算器M2よりの入力信号を抵抗
Ｒ１４を介して差動演算増幅器OA４の反転
（−）入力に供給するようにする。フイルタＦの
積分時定数は増幅器OA４の非反転（＋）入力と
出力間に接続したコンデンサＣ２（100μF）およ
び非反転入力と5V電源線間に接続した抵抗１５
（1MΩ）により決まる。フイルタＦの出力はこれ
は利得補償増幅器GC２の入力に供給する。前記
増幅器GC２の詳細回路は第６図に示すとおりで
ある。
第６図は周波数に反比例する利得を有する利得
補償増幅器GC２を示す。図から明らかなように、
この回路の利得・周波数制御部分は増幅器GC１
に関し第４図に示したものと同様である。また、
抵抗Ｒ１６ないしＲ２１はそれぞれ第４図の抵抗
Ｒ１ないしＲ６と同じ値を有し、接点ｋ(1)ないし
ｋ（20）は第４図と同じ接点で、接点Ｋによるス
イツチＳ９ないしＳ１４の作動態様も第４図に関
し述べたものと同様である。しかし第６図の場合
は、差動演算増幅器OA５への入力を増幅器の利
得が周波数に正比例でなく反比例するように、第
４図の場合と逆になるよう配置している。この目
的のため、演算増幅器OA５の反転（−）入力を
帰還抵抗Ｒ２２（36kΩ）を介してその出力に接
続するほか、抵抗Ｒ２３（18kΩ）を介して5V電
源線に接続し、利得補償増幅器GC２の出力をア
ナログ乗算器M1の乗算入力に接続するようにし
ている。演算増幅器OA３，OA４（第５図参照）
およびOA５（第６図参照）は容易に集積回路形
状に形成することができ、例えば、OA３，OA
４をシグネテイツクス社製LM 107型、OA５を
シグネテイツクス社製LM 124型の一部により形
成することが可能である。
第７図はアキユムレータＲ、遅延回路DLなら
びに第３図に示す個別部品DAおよびＭ１を組合
せた乗算形デジタル・アナログ変換器DA／Ｍ１
の回路を示すものである。
アキユムレータＲは２つの集積回路IC１およ
びIC２により形成する。この場合IC１は２進化
10進コード全加算器、IC２は共通クロツク入力
IPにより刻時されるＤ形フリツプ フロツプ群
により形成する。また、遅延回路DLは２つのＤ
形フリツプフロツプIC３およびIC４により形成
し、変換・乗算器DA／Ｍ１は集積回路IC５によ
り形成する。ここで、各回路ブロツク内に示す標
準記号は市販の集積回路（以下に詳述する）の関
連ピン記号である。
100Hzステツプで調整可能な出力周波数範囲1.6
Hzないし30MHzを有する前述の実験用周波数合成
器においては、第３図示分周器DIVは周波数
5.12MHzを1KHzまで分周し、かくして位相比較
器PCにより分周器PRDからの出力パルス、した
がつて、アキユムレータＲの入力パルスも1KHz
レートとなるよう発振器VFOの周波数を調整し
ている。また、回路IC１の“Ａ”加算入力に供
給される100Hzデータは２進化10進コード形状で、
所要出力周波数FOをアツトアツプ（設定）する
ために使用する100Hzステツプスイツチから抽出
するようにする。かくして、これらのスイツチの
設定により、レート乗算器が分周器PRDよりの
パルスを受信する都度アキユムレータＲ内で加算
すべき増分が決定され、この入力がトリガ入力と
して回路IC２内のすべてのＤ形フリツプ フロ
ツプ（D1ないしD4）およびフリツプ フロツプ
IC３に供給されるようにする。ここで、説明の
便宜のため100Hzステツプデータの設定を700Hzと
し、回路IC１の“Ａ”入力における増分を７
（２進化10進コードまたはBCD形式）とする。ま
た、回路IC２の出力O1ないしO4、したがつて回
路IC３の“Ｓ”加算出力を０と仮定する。さら
に、回路IC１およびIC２はBCD信号で作動する
がここでは便宜上10進値について説明することに
する。かくすれば、加算器IC１の“Ｓ”（加算）
出力は当初７であり、“Ｃ”（キヤリー）出力は０
である。分周器PRDよりの最初のパルスはフリ
ツプ フロツプD1ないしD4をストローブし、値
７が加算器IC１の“Ｂ”入力および回路IC５の
デジタル入力（４ないし７）に転送される。加算
回路IC１は２つの７を加算して、その出力に14
を与える。すなわち、キヤリー出力“Ｃ”上に１
を、“Ｓ”出力上に４を与える。Ｃ出力上の１は
アキユムレータＲからスワロー回路PSに供給さ
れる溢れパルスを形成する。分周器PRDよりの
次の（２番目の）パルスは４を回路IC１の“Ｂ”
入力に戻し、回路IC１においてこの値を“Ａ”
入力上の７に加算し、その“Ｓ”出力に11を生ず
る。すなわち、そのキヤリー出力“Ｃ”上に他の
溢れパルスを与え、“Ｓ”出力上に１を与える。
分周器PRDよりの２番目のパルスも加算IC１
の“Ｃ”出力上の最初の溢れパルスをフリツプ
フロツプIC３の出力、したがつてフリツプ フ
ロツプIC４の入力Ｄにストローブする。この分
周器PRDよりの２番目のパルスはインバータ１
２により反転されるので、フリツプ フロツプ
IC４はパルスの後縁部においてトリガされ、フ
リツプ フロツプIC４の出力、したがつて、遅
延回路DLからの第２乗算器M2（第３図参照）へ
の入力に最初の溢れパルスをストローブする。こ
のように、第１（および後続の各）溢れパルスは
遅延回路DLにより分周器PRDよりのパルス列に
おける１周期（1000Hzレート）だけ遅延される。
分周器PRDから次の（３番目の）パルスは、
回路IC１の“Ｓ”出力上の値１をその“Ｂ”入
力にストローブし、“Ｓ”出力に値８を、“Ｃ”出
力に値０を与える。したがつて、この場合は溢れ
パルスは与えられない。３番目のパルスもフリツ
プフロツプIC３の出力に２番目の溢れパルスを
ストローブし、かつ、パルスの後縁部においてフ
リツプフロツプIC４をトリガし、第２乗算器M2
の入力に２番目の溢れパルスをストローブする。
以下このようなプロセスを続け、分周器PRD
かからの各10の入力パルスに対して７つの溢れパ
ルスを生成する。
したがつて、この場合には、n2の値（第３図参
照）は0.7となり、出力パルスの平均周波数は所
望の700Hzとなる。回路IC５およびIC６は、剰余
が蓄積されている回路IC２の“０”出力にあら
われるアキユムレータＲ内の各剰余をアナログ値
に変換し、この値に利得補償増幅器GC２よりの
入力VRFFにおけるアナログ信号を乗じ、その積を
制御信号CSとして位相変調器PMに供給して、位
相変換器への入力にあらわれるクロツクパルスの
位相を変調する。
第７図における集積回路IC１ないしIC５なら
びにOA６は既知のもので、例えば、次のような
集積回路状のものが市販されている。
IC１ BCD全加算器 MC14560型， モトローラ社製 IC２，IC３ Ｄ形フリツプフロツプ
HEF40174型， マラード社製 IC４ Ｄ形フリツプフロツプ
HEF40174型， マラード社製 IC５ 乗算・DA変換器 AD7523型， アナログデバイスセス社製 OA６ 演算増幅器 LM124型， シグネテイツクス社製の一部 また、第３図のクロツクパルス発生器VCG、
分周器DIV、位相変調器PMおよび位相比較器PC
についても既知であり、かつ、本発明に直接関係
するものではないので、詳細な説明は省略する
が、本実施例においては、マラード社製集積回路
周波数合成器、HEF4750を使用した。この集積
回路は発振器水晶を除く上記４つの構成部品のす
べてを含むものである。また、発振器の水晶には
5.12MHzを使用し、集積回路の基準分周器は10分
周し、次に512分周して1KHzのクロツクパルスを
生成し、これを内部において位相変調器に供給
し、前記変調器の出力を位相比較器に供給するよ
う配線した。また、プログラム可能レート分周器
PRDにはHEF4751型集積回路ユニバーサル分周
器（マラード社製）を、回路PSにはSP8690型プ
ログラム可能プレスケーラ（プレツシイ セミコ
ンダクタ社製）を使用した。
また、既知のように、標準型集積回路によりシ
ステムを構成する場合には時として、１つの集積
回路から他の集積回路に至る信号のレベルを偏移
させるレベル偏移手段を必要とする。これは関連
の集積回路に必要とする電源電位が相違すること
による。上述の実施例の場合は、第４図ないし第
６図に示す5Vおよび10Vの電源のように、ある
回路は5Vを、他の回路は10Vを必要とし、さら
に上記実施例で使用している特定の集積回路IC
５は5V線と10V線の間で作動するため、端子４
ないし７の入力信号のレベルを偏移させることを
必要とした。これがため端子４ないし７への各入
力リード線と直列にそれぞれ82kΩの抵抗を配置
し、これら各端子を関連する他の82kΩ抵抗を介
して10V線に接続し、かくして集積回路IC５より
の出力信号レベルを0V線に関して偏移させるよ
うにした。この種レベル偏移手段に関しては既知
であるので、ここでは詳細な説明を省略する。
【図面の簡単な説明】
第１図は本発明周波数合成器の第１実施例を示
すブロツクダイヤグラム、第２図は本発明合成器
の第２実施例を示すブロツクダイヤグラム、第３
図は利得補償増幅器を付加した第２図示実施例の
ブロツクダイヤグラム、第４図は第３図示実施例
用として好適な第１利得補償増幅器および緩衝増
幅器の回路図、第５図は第３図示実施例用として
好適な第２乗算器およびフイルタの回路図、第６
図は第３図示実施例用として好適な第２利得補償
増幅器の回路図、第７図は第３図示実施例用とし
て好適なアキユムレータ（連続加算レート乗算
器）、乗算形デジタル・アナログ変換器および遅
延回路の回路図である。 VFO…電圧制御可変周波数発振器、PS…パル
ス スワロー回路、PRD…プログラム可能レー
ト分周器、PC…位相比較器、Ｒ…アキユムレー
タ（連続加算レート乗算器の主要構成素子）、
DA…デジタル・アナログ変換器、Ｍ１，Ｍ２…
乗算器、CPG…基準信号発生器、ASD…アナロ
グ加算装置、LPF…低域通過フイルタ、Ｆ…フ
イルタ、PM…位相変調器、GC１，GC２…利得
補償増幅器、Ｃ１，Ｃ２…コンデンサ、BA…緩
衝増幅器、DL…遅延回路、DIV…固定比分周器、
Ｋ…接点、Ｓ１〜Ｓ１４…スイツチ、Ｒ１〜Ｒ２
４…抵抗、OA１〜OA５…差動演算増幅器、Ｉ
１，Ｉ２…インバータ、IC１…２進化10進コー
ド全加算器、IC２…Ｄ形フリツプフロツプ群、
IC３，IC４…Ｄ形フリツプフロツプ、IC５…DA
変換・乗算器。

Claims (1)

  1. 【特許請求の範囲】 １ 合成周波数信号を形成するための調整可能な
    周波数を有する電圧制御可変周波数発振器VFO
    と、低域通過フイルタLPFを介して出力を前記
    電圧制御可変周波数発振器VFOの制御入力に周
    波数制御用に結合してある位相比較器PCとを有
    するフエーズ ロツク ループを有し、位相比較
    器PCの第１入力を電圧制御可変周波数発振器
    VFOの出力に結合し、またその第２入力を基準
    信号源CPGの出力に結合し、前記電圧制御可変
    周波数発振器VFOより位相比較器PCの第１入力
    に至る信号路に分周手段PS，PRDを設け、該分
    周手段PS，PRDの出力を連続加算レート乗算器
    Ｒに結合し、この連続加算レート乗算器Ｒは制限
    された容量のアキユムレータを有し、連続加算レ
    ート乗算器Ｒは分周手段PS，PRDの各出力パル
    スに応答して、該アキユムレータ内に累算された
    値に所定の増分値を加算し、連続加算レート乗算
    器Ｒは増分値を加算された累算値がアキユムレー
    タの容量を超える毎にオーバーフロー信号を形成
    し、このオーバーフロー信号は、分周手段PS，
    PRDの分周率に瞬間的に影響を及ぼし、さらに
    修正回路を設け、この修正回路はオーバーフロー
    信号が生じたとき、アキユムレータの剰余値より
    修正信号CSを導出し、この修正信号CSは位相変
    調器PMの変調入力に結合されて位相比較器PC
    の信号を変調するか、または、結合手段ASDに
    結合されて、ここにおいて修正信号CSと位相比
    較器PCの出力信号とが組合され前記低域通過フ
    イルタLPFの入力信号となるかの何れかとした
    周波数合成器において、 修正信号CSの振幅値を、残留リツプル信号が
    最小となるような値に調整するため、前記修正回
    路DA，M1に、アナログ乗算器M1を設け、この
    アナログ乗算器により前記修正信号CSに、前記
    低域通過フイルタの入力における残留リツプルに
    該当するリツプル信号を乗算する如くした周波数
    合成器。 ２ さらに第２乗算器M2を設け、この第２乗算
    器は低域通過フイルタLPFの入力信号を表わす
    信号をアキユムレータＲの剰余値を表わす信号で
    乗算し、この第２乗算器M2の出力がリツプル信
    号を表わす如くしたことを特徴とする特許請求の
    範囲第１項記載の周波数合成器。 ３ 第２乗算器M2を設け、これによつて低域通
    過フイルタLPFの入力信号を表わす信号をアキ
    ユムレータＲのオーバーフロー信号で乗算し、こ
    の第２乗算器の出力がリツプル信号を表わす如く
    したことを特徴とする特許請求の範囲第１項記載
    の周波数合成器。 ４ 第２乗算器M2の出力を低域フイルタＦを通
    じてアナログ乗算器M1の入力に結合したことを
    特徴とする特許請求の範囲第２項または第３項に
    記載の周波数合成器。 ５ 位相比較器PCの出力をアナログ加算装置
    ASDの第１入力に結合し、その第２入力をアナ
    ログ乗算器M1の出力に結合し、またアナログ加
    算装置ASDの出力を低域通過フイルタLPFを通
    じて電圧制御発振器VFOの制御入力に結合した
    ことを特徴とする特許請求の範囲第１項ないし第
    ４項のいずれか１項に記載の周波数合成器。 ６ クロツクパルス発生器CPGと位相比較器PC
    の１つの入力間の回路に位相変調器PMを設け、
    アナログ乗算器M1の出力を変調制御信号として
    この位相変調器PMの変調入力に結合したことを
    特徴とする特許請求の範囲第１項ないし第４項の
    いずれか１項に記載の周波数合成器。
JP657881A 1980-01-21 1981-01-21 Phase locked loop type frequency synthesizer Granted JPS56110345A (en)

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