JPH0444698A - 並列入力直列出力メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ通信装置等に於いて用いられる並列入
力直列出力メモリ回路に関するものである。

（従来の技術） 従来より、データ通信装置等に於いて、最初に入ってぎ
たデータを最初に取り出す先入れ先出しのメモリ回路が
数多く用いられている。

第２図は、従来より用いられている先入れ先出しのメモ
リ回路の一つの構成例を示すブロック図である。この回
路は、入力側に、外部からシリアルのデータを入力する
信号線（２５１）と、メモリ回路に１個のデータの読み
込みを知らせる制御線（２７１）と、初段のデータ記憶
器のデータの有り無しを外部に示す信号線（２７３）と
を有し、又、出力側に、メモリ回路内に記憶されている
最も古いデータを１個外部に出力する信号線（２６１）
と、メモリ回路に１個のデータの読み出しを知らせる制
御線（２７４）と、最終段のデータ記憶器のデーの有り
無しを外部に示す信号線（２７２）とを有している。

又、（２１１）から（２１Ｍ）はデータ記憶器であり、
（２２１＞から（２２Ｍ）はゲート回路を使った転送制
御回路であり、（２３１）から（２３Ｍ）は対応するデ
ータ記憶器（２１１）から（２１Ｍ）のデータの有り無
しを記憶する状態記憶器である。状態記憶器（２３１）
から（２３Ｍ）は、２つの入力端子Ｓ及びＲと、２つの
出力端子Ｑ及びＱを有し、入力端子Ｓに正パルスを加え
ると、Ｑに１、亙にＯを出力すると共にその状態の保持
を行い、入力端子Ｒに正パルスを加えると、Ｑに０、Ｑ
に１を出力すると共にその状態の保持を行う。又、出力
端子Ｑの値が１の時、対応するデータ記憶器にデータが
有ることを示す。

次に上記のように構成したメモリ回路内部の動作の説明
を行う。例としてデータ記憶器（２１３）にデータが有
り、データ記憶器（２１２）にデータが無く、この間で
データの転送が行われる場合について述べる。このとき
、状態記憶器（２３３）の出力はＱ＝１に、状態記憶器
（２３２）の出力はＱ＝Ｏになっている。転送制御回路
（２２２）は、次段の転送制御回路（２２１）が非動作
状態であるとき条件が成立し１を出力し、データ記憶器
（２１２）はデータの取り込みを行う。

又、この転送制御回路（２２２）の出力は当該段の状態
記憶器（２３２）の入力端子Ｓに伝えられ、状態記憶器
（２３２）はデータ有りの状態になり、Ｑ＝１、Ｑ＝Ｏ
を出力する。同時に転送制御回路（２２２）の出力は状
態記憶器（２３３）の入力端子Ｒに伝えられ、状態記憶
器（２３３）はデータ無しの状態になり、Ｑ＝Ｏ，Ｑ＝
１を出力する。この時点に於いて、転送制御回路（２２
２）の条件は不成立となりＯを出力し非動作状態となり
、データの転送を終了する。

上記のような構成からなるメモリー回路では、基本的に
は、−度に書き込むデータの個数と、−度に読み出すデ
ータの個数は同じである。

しかしながら、データ通信装置等の応用例ビこ於イテは
、−度に４個や８個などのキャラクタ単位で書き込まれ
たりデータを−Ｈメモリ回路に蓄え、１個ずつ直列に読
み出したい場合がしばしばある。このように、書き込み
をＮ個単位で行ない、読み出しを１側車位で行う並列入
力直列出力メモリ回路、又は、データ記憶器をにビット
構成とし書き込みをＫＸＮ個単位で行ない、読み出しを
に個単位で行う並列入力直列出力メモリ回路（以下ＫＸ
Ｎビットインにビットアウトメモリ回路と記す）を構成
する場合、第３図て示すような構成も考えられる。第３
図において（３０１）は第２図と同じ構成の先入れ先出
しメモリ回路、（３０２）はパラレルインノリナルアウ
ト型のシフトレジスタであり、（３０３）はソフトクロ
ック発生回路である。データ入力線（ＤＩＩ）〜（Ｄ　
Ｉ　Ｎ）から入力されるＳＩＰ信号によりンフトレジス
タ（３０２）へ書き込まれたパラレルデータはシフトク
ロック発生回路（３０３）より出力すれる７フトクロツ
クにより先入れ先出しメモリ回路（３０１）へ入力され
る。この構成では、先入れ先出しのメモリ回路の外部に
ソフトレジスタやカウンタ回路等のりｐツク発生手段が
必要になる。

（発明が解決しようとする課題） 上記の従来例で述べた様にして並列入力直列出力回路を
構成した場合、外部にシフトレジスタやカウンタ回路等
が必要となり、回路構成が複雑になり回路規模も犬ぎく
なる。又、このとき発生されるシフトクロック信号間隔
は、メモリ回路のデータの転送速度に影響を受けるため
、素子のばらつきを考慮して設定する必要があり、高速
なデータの書き込みは困難となるという問題点を有して
いた。

本発明は、上記の点を改善するために創案さｈたもので
あり、外部に複雑な回路を付加することなく、より簡単
な構成で、且つ高速なデータの読み出しを可能にする並
列入力直列出力メモリ回路を提供することを課題として
いる。

（課題を解決するための手段） かかる課題を解決した本発明の要旨は、外部制御信号に
よってデータの入力と記憶を行う直列接続された１ビッ
ト又は複数ビットの複数段のデータ記憶器と、各々のデ
ータ記憶器に対し１個ずつ対応して設けられ、対応した
データ記憶器のデータの有り無しを示す状態記憶器と、
前記状態記憶器が示すデータの有無を調べながらデータ
を最終段方向のデータ記憶器に遂次詰めて転送する転送
制御回路と、入力に近い段からＮ個の上記データ記憶器
に同時にデータを書き込み、且つ入力に近い段からＮ個
までの状態記憶器をデータ有りの状態にする書き込み回
路と、最終段のデータ記憶器の記憶データが外部制御信
号により読み出されると最終段の状態記憶器をデータ無
しの状態にする回路とからなる並列入力直列出力メモリ
回路にある。

（作用） 本発明ては、書き送入回路により、データ入力線からＮ
個のデータが同時にデータ記憶器にパラレルに取り込ま
れ記憶される。そして最終段のデータ記憶器のデータが
データ出力線を介して読み出されると、最終段の状態記
憶器がデータ無しの状態となる。そして、転送回路が働
いて、データ記憶器のデータは遂次最終段方向に移送さ
れる。最終段のデータ記憶器が読み出される毎にこれを
繰り返し、Ｎ個のデータが読み出されると書き込み回路
が働いて前記同様にＮ個のデータが同時にデータ入力線
から取り込まれる。このように本発明ては、外部クロッ
ク回路を特別に必要としていない。そのため、高速に処
理でき−るものとなっている。

（実施例） 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例の構成を示すブロック図であ
り、並列入力直列出力メモリ回路の入力部に於いて、入
力に近い段よりＮ段のデータ記憶器にデータを書き込む
ためにＮ個の切換え回路とＮ本の信号線を設け、且つ、
入力に近い段よりＮ段のデータ記憶器に書き込み信号を
入力し、状態記憶器の状態をデータ有りの状態にするた
めに、入力に近い段よりＮ段の状態記憶器に外部からの
制御信号を加えるようにした書き込み回路を設けている
。

第１図に於いて、（１１１）から（ＩＩＭ）はデータ記
憶器である。それぞれのデータ記憶器は、端子Ｇに加え
られた正パルスにより、入力端子りより入力された値を
出力端子Ｑに出力し、同時に保持する回路であり、前段
の出力端子Ｑと当段の入力端子Ｄ１及び、当設の出力端
子Ｑと次段の入力端子りとを接続するようにしてＭ段の
データ記憶器（１１１）〜（ＩＩＭ）を直列に接続して
いる。最終段のデータ記憶器（ＩＩＭ）の出力端子Ｑに
データの出力線（１８３）を接続している。

（１２２）から（１２Ｍ）は転送制御回路であり、（１
３１）から（１３Ｍ）は対応する（１１１）から（ＩＩ
Ｍ）のデータ記憶器のデータの有り無しを記憶する状態
記憶器である。状態記憶器（１３１）から（１３Ｍ）は
、２つの入力端子Ｓ及びＲと、２つの出力端子Ｑ及びＱ
を有し、入力端子Ｓに正パルスを加えると、Ｑに１、Ｑ
に０を出力すると共にその状態の保持を行い、入力端子
Ｒに正パルスを加えると、ＱにＯＳＱに１を出力すると
共にその状態の保持を行う。又、出力端子Ｑの値が１の
時、対応するデータ記憶器にデータが有ることを示す。

上記転送制御回路（１２２）〜（１２Ｍ）と、状態記憶
器（１３１）〜（１３Ｍ）によってデータの転送を行っ
ている。転送制御回路（１２ｉ）の出力は当設のデータ
記憶器（ｌｌｉ）の端子Ｇと、当設の状態記憶器（１３
ｉ）の入力端子Ｓと、前段の状態記憶器（１３ｉ−１）
の入力端子Ｒに接続されている。又、状態記憶器（１３
ｉ）の出力端子Ｑは次段の転送制御回路（１２ｉ＋１）
の入力端子に、出力端子ては当設の転送制御回路（１２
ｉ）の入力端子に接続されている。

（１８１）はデータの入力用制御線であり、（１８４）
はデータの出力用制御線である。（１８２）は、初段の
データ記憶器（１１１）からデータ記憶器（１１Ｎ）の
Ｎ個のデータ記憶器にデータが有るか無いかを示しＮ個
のデータの書き込みの可不可を出力する制御線であり、
（１８５）は最終段のデータ記憶器（ＩＩＭ）にデータ
が有るか無いかを示しデータの読み出しの可不可を出力
する制御線である。

ここで、データの転送時に状態記憶回路（１３Ｎ）のＱ
の出力が一瞬Ｏレベルを出力する為、前段の状態記憶器
（１３Ｎ−１）の出力Ｑとの論理積をとって出力とし、
確実に１段目からＮ段目まで全てデータが無い場合のみ
０レベルを出力するようにしている。

（１４２）〜（１４Ｎ）は書き込み回路である。通常、
入力制御線（１８１）がＯレベルの時はデータ記憶器（
１１２）〜（１１Ｎ）のＤ入力には前段のデータ記憶器
のＱ出力が入るようになっており、いつでも転送動作が
できるようになっている。入力制御線（１８１）がルベ
ルの時はデータ記憶器（１１２）〜（ＩＩＮ＞のＤ入力
にはデータ入力線（１７１）〜（１７Ｎ）のデータがパ
ラレルに入るようになっており、入力データの書き込み
ができるようにな−っている。

（１５２）〜（１５Ｎ）は入力制御線（１８１）がルベ
ル、つまり入力データ書き込み動作の時にデータ記憶器
（１１２）〜（ＩＩＮ）のＧ入力をルベルにしてデータ
の書き込みを行い、同時に状態記憶器（１３２）〜（１
３Ｎ）をデータ有りの状態にするための回路である。

（１６，０）は入力データ書き込みの際に書き込みデー
タが後段へ転送されてしまうことを禁止する回路である
。

（１７１）〜（１７Ｎ）はそれぞれ当設のデータ記憶器
（１１１）〜（ＩＩＮ）の入力端子りに接続されたデー
タ入力線である。

次に上記にように構成した本実施例の並列入力直列出力
メモリ回路内部の動作の説明を行う。基本的な動作は、
従来例と同じであり、データの転送及び読みだしは従来
例と同様にして行なわれる。

本実施例のＮ段のデータの書き込み及び読み出し後のデ
ータの転送動作の説明を行う。データの書き込みは、デ
ータ入力線（１７１）〜（１７Ｎ）に入力データをのせ
、入力制御線（１８１）をルベルにすると、書き込み回
路（１４２）〜（１４Ｎ）が切り替わり、データ入力線
（１７１）〜（１７Ｎ）のデータがデータ記憶器（１１
２）〜（ＩＩＮ）のＤ入力に入り、Ｇ入力には、ＯＲ回
路（１５２）〜（１５Ｎ）を介して書き込み信号が入り
、書き込みが行なわれる。その結果、最前段よりＮ個の
状態記憶器（１３１）〜（１３Ｎ）はデータ有りの状態
になる。続いて入力制御線（１８１）をＯレベルにする
と、転送制御回路（１２Ｎ＋ｌ）は、状態記憶器（１３
Ｎ＋１）がデータ無しの状態、即ちＱ＝Ｏであれば動作
状態となりデータの転送が上記の従来例と同様にして開
始され、最終的にＮ段の転送が完了した時点で静止状態
になる。

上記のようにして並列入力直列出力メモリ回路を実現し
ている。又、ＫｘＮビットインにビットアウト並列入力
直列出力回路もデータ記憶器をにビット構成とすること
により本実施例と同様にして実現できる。

（発明の効果） 上記のように本発明では、特別にりｐツク発生手段を必
要とせず、高速動作可能パラレルインシリアルアウト並
列入力直列出力メモリ回路又はに×Ｎビットインにビッ
トアウト並列入力直列出力メモリ回路を簡単な回路構成
によって実現でき、実用上有用なるものにできた。

【図面の簡単な説明】

第１図は本発明の一実施例に於ける装置の構成を示すブ
ロック図、第２図は従来より用いられている先入れ先出
しメモリ回路の一構成例を示すブロック図、第３図は従
来より用いられている並列入力直列出力メモリ回路例を
示すブロック図である。 （１１１）　　〜　（ＩＩＭ）　　、　（２１１）　　
〜　（２１Ｍｌデータ記憶器 （１２２）〜（１２Ｍ）　　　（２２１）〜（２２Ｍ）
：転送制御回路 （１３１，）〜（１３Ｍ）、（２３１）〜（２３Ｍ）：
状態記憶器 （１４２〜（１４ＮＭ書き込み回路 （１５２〜（１５Ｎ）：ＯＲ回路 （１６０）：誤転送防止回路 （２４０：入力制御回路 （１７１）〜（１７Ｎ）、（２５１）：データ入力線 （１８３）　　　（２６１）：　データ出力線（１８１
）　　　（２７１）：入力制御線（１８５）、（２７２
）：データ出カ可出力線（１８２）　　　（２７３）：
データ入力可出力線（１８４）、（２７４）：出力制御
線 （３０１）：先入れ先出しメモリ回路 （３０２）：　パラレルインシリアルアウト型シフトレ
ンスタ （３０３）：　　ンフトクロック発生回路特　許　出　
願　人　　松下電器産寒株式会社代　　理　　人　　　
弁理士　　粟　　　野　　　重　　　孝（はか１名）

Claims (1)

1. 【特許請求の範囲】 １）外部制御信号によってデータの入力と記憶を行う直
   列接続された１ビットの複数段のデータ記憶器と、各々
   のデータ記憶器に対し１個ずつ対応して設けられ、対応
   したデータ記憶器のデータの有り無しを示す状態記憶器
   と、前記状態記憶器が示すデータの有無を調べながらデ
   ータを最終段方向のデータ記憶器に遂次詰めて転送する
   転送制御回路と、入力に近い段からＮ個の上記データ記
   憶器に同時にデータを書き込み、且つ入力に近い段から
   Ｎ個までの状態記憶器をデータ有りの状態にする書き込
   み回路と、最終段のデータ記憶器の記憶データが外部制
   御信号により読み出されると最終段の状態記憶器をデー
   タ無しの状態にする回路とからなる並列入力直列出力メ
   モリ回路。 ２）外部制御信号によってデータの入力と記憶を行う直
   列接続された複数ビットからなるの複数段のデータ記憶
   器と、各々のデータ記憶器に対し１個ずつ対応して設け
   られ、対応したデータ記憶器のデータの有り無しを示す
   状態記憶器と、前記状態記憶器が示すデータの有無を調
   べながらデータを最終段方向のデータ記憶器に遂次詰め
   て転送する転送制御回路と、入力に近い段からＮ個の上
   記データ記憶器に同時にデータを書き込み、且つ入力に
   近い段からＮ個までの状態記憶器をデータ有りの状態に
   する書き込み回路と、最終段のデータ記憶器の記憶デー
   タが外部制御信号により読み出されると最終段の状態記
   憶器をデータ無しの状態にする回路とからなる並列入力
   直列出力メモリ回路。