JPH01205325A - 先入れ先出し記憶装置 - Google Patents
先入れ先出し記憶装置Info
- Publication number
- JPH01205325A JPH01205325A JP63031241A JP3124188A JPH01205325A JP H01205325 A JPH01205325 A JP H01205325A JP 63031241 A JP63031241 A JP 63031241A JP 3124188 A JP3124188 A JP 3124188A JP H01205325 A JPH01205325 A JP H01205325A
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- JP
- Japan
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- data
- output
- input
- fifo
- shift register
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、−時にデータを蓄えるだめの記憶装置の構成
に関する。特に書き込まれた順に読み出しが行なわれる
Ｆ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕ
ｔ ）メモリに関するものである。
に関する。特に書き込まれた順に読み出しが行なわれる
Ｆ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕ
ｔ ）メモリに関するものである。
従来の技術
ＦＩＦＯメモリとは、外部からの信号列が入力された順
に一時的に保持され、出力が入力された順になされるメ
モリである。従来のｙｘｙｏメモリとしては、次の２つ
の構成が用いられている。
に一時的に保持され、出力が入力された順になされるメ
モリである。従来のｙｘｙｏメモリとしては、次の２つ
の構成が用いられている。
第１の構成は、ランダムアクセスメモリと制御回路によ
って構成されたものである。
って構成されたものである。
第２の構成は、レジスタのスタックに沿ってデータが循
環するものである。この構成を第２図と共に以下説明す
る。
環するものである。この構成を第２図と共に以下説明す
る。
第２図は、深さＮ段のＦＩＦＯの構成図を示すブロック
図である。第２図に於いて、データ入力線２１はデータ
レジスタ２０１に接続されている。
図である。第２図に於いて、データ入力線２１はデータ
レジスタ２０１に接続されている。
データレジスタ２０１〜２ＯＮは１番号の１つ小さいも
のからそれぞれデータを受は取シ、各々の制御回路２１
１〜２１Ｎから送られる信号に応じて番号の１つ大きい
データレジスタへデータを送る。データレジスタ２ＯＮ
の出力はデータ出力線と接続しておシ、制御回路２１Ｎ
からの制御信号によってデータを外部へ出力する。この
ＦＩＦＯへの書き込みに関しては書き込み信号線２３に
よって、データ入力線２１にあるデータがｖｒｙ。
のからそれぞれデータを受は取シ、各々の制御回路２１
１〜２１Ｎから送られる信号に応じて番号の１つ大きい
データレジスタへデータを送る。データレジスタ２ＯＮ
の出力はデータ出力線と接続しておシ、制御回路２１Ｎ
からの制御信号によってデータを外部へ出力する。この
ＦＩＦＯへの書き込みに関しては書き込み信号線２３に
よって、データ入力線２１にあるデータがｖｒｙ。
内部に取り込まれる。また読み出しに関しては、読み出
し信号線２４によってデータレジスタ２ＯＮの内容がデ
ータ出力線２２を通して外部に送られる。
し信号線２４によってデータレジスタ２ＯＮの内容がデ
ータ出力線２２を通して外部に送られる。
発明が解決しようとする課題
しかしながら、このような従来の構成では、ＦＩＦＯに
入力されたデータがデータレジスタ２０１〜２ＯＮを移
動中である場合には、ＦＩＦＯからデータを読み出す事
は出来ず、データがデータレジスタ２ＯＮに到着しては
じめて読み出しが可能となる。従ってデータが出力され
るまでにＦＩＦＯメモリのレジスタの段数分に比例した
時間がかかることになシ、ＦＩＦＯメモリの蓄積容量を
大きくすると、入力から出力に至る伝達時間が大きくな
るという欠点があった。
入力されたデータがデータレジスタ２０１〜２ＯＮを移
動中である場合には、ＦＩＦＯからデータを読み出す事
は出来ず、データがデータレジスタ２ＯＮに到着しては
じめて読み出しが可能となる。従ってデータが出力され
るまでにＦＩＦＯメモリのレジスタの段数分に比例した
時間がかかることになシ、ＦＩＦＯメモリの蓄積容量を
大きくすると、入力から出力に至る伝達時間が大きくな
るという欠点があった。
本発明は以上のような問題点を解決するために、データ
レジスタに存在するデータを直接出力線に送ることによ
り、データの転送効率のよいＦＩＦＯメモリを実現する
ことを目的とする。
レジスタに存在するデータを直接出力線に送ることによ
り、データの転送効率のよいＦＩＦＯメモリを実現する
ことを目的とする。
課題を解決するための手段
本発明は上記問題点を解決するため、外部制御信号によ
ってデータの入出力が制御される幅１ピット以上の直列
接続されたＮ個のシフトレジスタと、前記シフトレジス
タ１個に対しそれぞれ一つずつ対応して設けられ、前記
記憶手段に制御信号を送出する制御手段と、外部からの
読み出し信号に応じて前記Ｎ個の記憶手段からの出力の
内の一つのデータを出力する選択手段とを備えたことを
特徴とする先入れ先出し記憶装置である。
ってデータの入出力が制御される幅１ピット以上の直列
接続されたＮ個のシフトレジスタと、前記シフトレジス
タ１個に対しそれぞれ一つずつ対応して設けられ、前記
記憶手段に制御信号を送出する制御手段と、外部からの
読み出し信号に応じて前記Ｎ個の記憶手段からの出力の
内の一つのデータを出力する選択手段とを備えたことを
特徴とする先入れ先出し記憶装置である。
作用
本発明は前記した構成によシ、ＦＩＦＯメモリのデータ
転送効率を高めることができる。
転送効率を高めることができる。
実施例
第１図は本発明のＦＩＦＯメモリの一実施例を示す構成
図である。８１図においてデータ入力線１１はデータレ
ジスタ１０１に入力として接続されている。データレジ
スタ１０１の出力はデータレジスタ１０２の入力として
接続されておシ、以下データレジスタ１ＯＮまで同様に
接続されている。それぞれのデータレジスタ１０１〜１
ＯＮは、制御回路１１１〜１１Ｎと一対一に対応してお
り、各制御回路から送られる制御信号によって各データ
レジスタは入力のデータを出力側へ送る。各データレジ
スタの出力は次のデータレジスタの入力となると同時に
、選択回路１２０に送られる。選択回路１２０には、読
み出し信号が、読み出し信号線１４を通して送られる。
図である。８１図においてデータ入力線１１はデータレ
ジスタ１０１に入力として接続されている。データレジ
スタ１０１の出力はデータレジスタ１０２の入力として
接続されておシ、以下データレジスタ１ＯＮまで同様に
接続されている。それぞれのデータレジスタ１０１〜１
ＯＮは、制御回路１１１〜１１Ｎと一対一に対応してお
り、各制御回路から送られる制御信号によって各データ
レジスタは入力のデータを出力側へ送る。各データレジ
スタの出力は次のデータレジスタの入力となると同時に
、選択回路１２０に送られる。選択回路１２０には、読
み出し信号が、読み出し信号線１４を通して送られる。
この読み出し信号によって選択回路１２０はデータ出力
線１２を通して外部へデータを出力する。
線１２を通して外部へデータを出力する。
選択回路内部では、各データレジスタ１０１〜１ＯＮか
らの出力はそれぞれの出力回路１２１〜１２Ｎへ送られ
る。出力回路１２１〜１２Ｎは全て読み出し信号線１４
が接続されている。また入力側から最も遠いデータが存
在するデータレジスタに対応する出力回路を指し示す先
頭データポインタ１６からの出力線は、ＦＩＦＯが空の
ときはどこも参照せず、ＦＩＦＯが空でないときは、出
力回路１２１〜１２Ｎのいずれか１つを指し示している
。このポインタはＦＩＦＯへの書き込みの際に＋１加算
され、読み出し時に一１減算される。
らの出力はそれぞれの出力回路１２１〜１２Ｎへ送られ
る。出力回路１２１〜１２Ｎは全て読み出し信号線１４
が接続されている。また入力側から最も遠いデータが存
在するデータレジスタに対応する出力回路を指し示す先
頭データポインタ１６からの出力線は、ＦＩＦＯが空の
ときはどこも参照せず、ＦＩＦＯが空でないときは、出
力回路１２１〜１２Ｎのいずれか１つを指し示している
。このポインタはＦＩＦＯへの書き込みの際に＋１加算
され、読み出し時に一１減算される。
出力回路１２１〜１２Ｎは読み出し信号線１４が有効で
かつ、先頭データポインタによって指されている場合の
み、データレジスタから送られてくる入力をデータ出力
線１２に送る。
かつ、先頭データポインタによって指されている場合の
み、データレジスタから送られてくる入力をデータ出力
線１２に送る。
この様な構成をとることによって、ＦＩＦＯメモリに入
力されたデータが読み出し要求が起こった時点で直ちに
データが存在する場所から外部へ出力することが可能と
なる。
力されたデータが読み出し要求が起こった時点で直ちに
データが存在する場所から外部へ出力することが可能と
なる。
以上のように本実施例によれば、書き込まれたデータを
、読み出し信号を受けた後、直ちに外部に送出すること
か可能でアシ、よシ高速なデータ転送が可能となる。ま
たこの様な構成のＦｒＦＯは段数が大きいほど、従来と
の速度差が広がシ、有効である。
、読み出し信号を受けた後、直ちに外部に送出すること
か可能でアシ、よシ高速なデータ転送が可能となる。ま
たこの様な構成のＦｒＦＯは段数が大きいほど、従来と
の速度差が広がシ、有効である。
発明の詳細
な説明したように、本発明によれば、ＰＩＦＯメモリに
書き込まれたデータが、直ちに外部へ送出することか可
能となυ、実際にデータ転送効率の高いＦＩＦＯが実現
できる。
書き込まれたデータが、直ちに外部へ送出することか可
能となυ、実際にデータ転送効率の高いＦＩＦＯが実現
できる。
第１図は本発明の一実施例に於けるＦＩＦＯメモリの構
成図、第２図は従来のＦＩＦＯメモリの構成図である。 １１・・・・・・データ入力線、１２・・・・・・デー
タ出力線、１３・・・・・書き込み信号線、１４・・・
・・・読み出し信号線、１６・・・・・先頭データポイ
ンタ、１０１〜１ＯＮ・・・・・・データレジスタ、１
１１〜１１Ｎ・川・・制御回路、１２０・・・・・・選
択回路、１２１〜１２Ｎ・・・・・・出力回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 データ出７Ｉ嶽
成図、第２図は従来のＦＩＦＯメモリの構成図である。 １１・・・・・・データ入力線、１２・・・・・・デー
タ出力線、１３・・・・・書き込み信号線、１４・・・
・・・読み出し信号線、１６・・・・・先頭データポイ
ンタ、１０１〜１ＯＮ・・・・・・データレジスタ、１
１１〜１１Ｎ・川・・制御回路、１２０・・・・・・選
択回路、１２１〜１２Ｎ・・・・・・出力回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 データ出７Ｉ嶽
Claims (1)
- 外部制御信号によってデータの入出力が制御される幅１
ビット以上の直列接続されたＮ個のシフトレジスタと、
前記シフトレジスタ１個に対しそれぞれ一つずつ対応し
て設けられ、前記シフトレジスタに制御信号を送出する
Ｎ個の制御手段と、入力側から最も遠いデータの位置を
指すデータポインタと、前記シフトレジスタ１個に対し
それぞれ一つずつ対応して設けられ、前記シフトレジス
タからの出力を、外部からの読み出し信号及び前記デー
タポインタからの信号に応じて、外部に出力するＮ個の
出力回路とを備えたことを特徴とする先入れ先出し記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031241A JPH01205325A (ja) | 1988-02-12 | 1988-02-12 | 先入れ先出し記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031241A JPH01205325A (ja) | 1988-02-12 | 1988-02-12 | 先入れ先出し記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205325A true JPH01205325A (ja) | 1989-08-17 |
Family
ID=12325889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031241A Pending JPH01205325A (ja) | 1988-02-12 | 1988-02-12 | 先入れ先出し記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205325A (ja) |
-
1988
- 1988-02-12 JP JP63031241A patent/JPH01205325A/ja active Pending
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