JPH0444850B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はCVSD（連続可変スロープデルタ）式
のCODEC（コーダ／エンコーダ）に於けるステ
ツプ幅を制御する目的に好適なシラビツクフイル
タに関する。

ADコンバータは、普通アナログ電圧からなる
アナログ信号をデイジタル信号に変換する。その
ためにはある範囲のアナログ信号を幾つかのデイ
スクリートな電圧範囲に量子化する必要がある。
例えば、あるシステムに於ては、０乃至0.1ボル
ト以下の入力に対して２進数信号「000」が発生
し、0.1ボルトを越え0.2ボルト以下の電圧範囲に
対しては２進数信号「001」が発生するという具
合になつている。

このように入力電圧範囲すべてに対して一定幅
の電圧ステツプを用いるやり方は用途によつては
十分ではない。しかしながら例えばCODECに於
けるように音声信号をDA変換またはAD変換す
るなど多くの場合、大きなステツプ幅を用いると
低レベルの信号を正確に変換することができず、
その結果信号を許容範囲以上にひずませてしまう
場合がある。その反面一定の小さなステツプ幅を
用いた場合、低レベルの信号のひずみを回避する
ことはできるが、入力信号の全範囲に亘つて極め
て多数のデイスクリートなステツプが必要とな
り、その結果アナログ信号を表すために必要なデ
イジタル信号の語長が過度に大きくなる。デイジ
タル信号の語長が長くなるほど、アナログ信号を
表わすデイジタル信号を伝送するために要する伝
送速度が大きくなる。

必要伝送速度を最小化しかつ伝送ひずみの小さ
な高品質出力信号を提供するために、コンパンダ
（コンプレツサ／エクスパンダ）が用いられる。
音声信号の中乃至大振幅の部分の信号を変換する
際には比較的大きなステツプ幅を用いても音声信
号を過度にひずませることがないことが知られて
いる。従つて複数の同一幅のステツプを用いる代
りに低レベルの信号の変換のためには小さなステ
ツプを用い大きな信号の変換のためには大きなス
テツプを用いるようなDA変換またはAD変換の
技術を利用することが極めて好ましい。

このような技術の一つとしてCVSD（連続可変
スロープデルタ）モジユレータが知られており、
これによれば複数の異なる幅を有するステツプが
提供される。最も小さなステツプは（０ボルトに
近い振幅を有する信号などのような）低レベル信
号を変換するために用い、（CVSDモジユレータ
に用いられる基準電圧をVrefとしたときに±
Vrefに近い振幅を有するような）大きな信号を
変換するためには最も大きなステツプを用いるよ
うに、変換するべき信号の振幅に応じてステツプ
幅を増減するようになつている。このように非線
形なDA変換技術を用いれば、第１図に示されて
いるように、０から±Vrefの振幅範囲を有する
アナログ入力信号を効果的に圧縮することができ
る。このようにして圧縮されたデイジタル信号は
エクスパンダに伝達され、そこで既に圧縮された
デイジタル信号はアナログ入力信号を忠実に再現
するような伸長されたアナログ信号に変換され
る。

CVSD式CODECに於て用いられる所要のステ
ツプ幅を発生するための公知技術に基づく回路の
一つが第２図のブロツク図に示されている。変換
されるべきアナログ入力信号Vinはコンパレータ
１２の非反転入力１１に加えられる。コンパレー
タ１２の出力信号はリード線１３を経てコインシ
デンスロジツク１４に加えられる。コインシデン
スロジツク１４はコンパレータ１２からの出力信
号が複数のサンプリング時間について継続的に
“ハイ”または“ロー”レベルであることを検出
するためのものであつて、従つて詳しくは後記す
るエンコーダフイルタ１７によつて発生した出力
信号が入力信号を正確に追随していないことを指
示するためのものである。

コインシデンスロジツク１４の出力信号はシラ
ビツクフイルタ１５に伝えられる。シラビツクフ
イルタ１５はAD変換またはDA変換の過程に於
ける任意の特定の時間に於てCODECに於けるエ
ンコーダフイルタ１７によつて用いられている積
分電圧（ステツプ幅）を決定する。従つてエンコ
ーダフイルタ１７からの出力信号が入力信号に対
して十分迅速に「追随」していない場合、シラビ
ツクフイルタ１５はステツプ幅を増大させる。コ
ンパレータ１２及びシラビツクフイルタ１５から
の出力信号はいずれも極性スイツチ１６に加えら
れる。極性スイツチ１６は、エンコーダフイルタ
１７がその出力電圧を入力電圧Vinに対して適合
させるためにその出力電圧を増大させるべきか或
いは減少させるべきかに応じてエンコーダフイル
タ１７に対して正または負の電圧を加えるための
ものである。極性スイツチ１６からの出力信号は
エンコーダフイルタ１７に加えられる。

エンコーダフイルタ１７は極性スイツチ１６か
ら送られてきた信号を積分し、入力信号Vinに適
合した出力信号を発生する。更にエンコーダフイ
ルタ１７からの出力信号はコンパレータ１２の反
転入力１８に加えられる。このように、入力端子
１１に加えられたアナログ入力信号を表すべくデ
ルタ変調されたデイジタル出力信号はコンパレー
タ１２からの出力信号であるビツトストリームに
よつて与えられ、かつ該コンパレータ１２の出力
は図示されていない他の回路のために利用し得る
ように出力端子２１に接続されている。

第２図の回路により提供されるコンパンダ作用
は、低レベル入力信号Vinを忠実に再現するには
余りに大きな一定ステツプ幅を用いるCODECに
於ける場合に比較して、CODECの信号対ノイズ
比性能を改善することができる。また第２図の回
路によつて提供されるコンパンダ作用は、低レベ
ル入力信号Vinを適切に再生し得るほど十分に小
さいが、高いレベルの入力信号Vinを忠実に再生
するために必要なステツプ幅よりもずつと小さい
ような一定ステツプ幅を用いる場合よりもデルタ
モジユレータによつて必要とされるビツトレート
を小さくすることができる。

第３図には、コインシデンスロジツク１４とし
て機能する公知の回路と共にシラビツクフイルタ
２０の公知形式の一つが示されている。コインシ
デンスロジツク１４はコンパレータ１２から出力
端子２１に出力された信号をその入力信号として
受け取る（第２図）。この入力信号はクロツクに
同期しつつ４ビツトのシフトレジスタ２２に送ら
れる。シフトレジスタ２２によつて与えられる出
力信号Ａ０〜Ａ３がすべて論理「０」またはすべ
て論理「１」であつて、エンコーダフイルタ１７
からの出力信号が入力信号Vinに良く追随せず、
従つてシラビツクフイルタ１５によつて与えられ
るステツプ幅が過度に小さいことが示された場
合、ORゲート２９からの出力信号が“ハイ”レ
ベルとなり、その結果コンデンサ２６が、抵抗２
５を介して基準電圧Vrefに接続されることによ
り充電され、出力端子２７に現れる出力信号が増
大することとなる。リード線２７の出力電圧はエ
ンコーダフイルタ１７に加えられ（第２図）、ス
テツプ幅を増大させる。逆にステツプ幅が過度に
大きい場合、コンパレータ１２（第２図）からの
出力信号は論理「１」と論理「０」との間を変化
することとなり、シフトレジスタ２２によつて与
えられる出力信号Ａ０〜Ａ３がすべて論理「１」
またはすべて論理「０」ではないこととなり、そ
の結果ORゲート２９からの出力が“ロー”レベ
ルとなり、コンデンサ２６が抵抗２５を介して放
電し、出力端子２７の電圧が減少する。出力端子
２７の出力電圧が減少すると、ステツプ幅が小さ
くなり、入力信号のより一層忠実な変換作用が得
られるようになる。しかしながらこのようなシフ
トレジスタ２２をコインシデンスロジツクとして
用いる公知のシラビツクフイルタ２０はそのステ
ツプ幅を制御する作用が不十分であるために信号
の伝送のひずみを十分小さくすることができない
ことが知られている。

公知技術によれば、シラビツクフイルタ１５
は、第４図に図式的に示されているように、２個
の低周波数単一ポール要素をカスケード接続する
ことによりデイスクリートな形式で好適に具現化
されている。しかしながらCODECを集積回路と
して製造し、デイスクリートな部品から構成され
たCODECに比較してかなりの費用及び寸法の節
約を企てることが極めて好ましい。MOS技術は
CODECが単なる一部分をなすような複雑な回路
を構成するべく5000ものトランジスタを含むよう
な極めて大きな集積回路を構成する上で特に有用
である。しかしながらMOS技術によれば抵抗値、
コンデンサ容量及び抵抗比などが高度に制御可能
でない。

第４図に図式的に示されたシラビツクフイルタ
は、その（時定数）動作特性を規定する上で抵抗
３５及び３７，３９及び４１或いはコンデンサ３
８及び４２の絶対値に強く依存している。MOS
技術に於ける抵抗及びコンデンサの絶対値が高度
に制御し得ないことに付随するこのような問題を
克服するために、「MOS Switched Capacitor
Ladder Filters（MOSスイツチキヤパシタラダー
フイルタ）」Allstot他、IEEE Journal of solid
−state Circuits，Vol.SC−13，No.６，1978年12
月，第806頁〜第814頁に記載されているようなス
イツチキヤパシタ即ちコンデンサスイツチ切換式
等価抵抗技術が開発された。コンデンサ切換式等
価抵抗技術とは、等価抵抗を構成するためにコン
デンサと適当なスイツチとを用いるものである。
MOS回路に於ては絶縁層の厚さがデバイスの全
面に亘つて比較的一定でありかつコンデンサの極
板の寸法が高度に制御可能であるために、コンデ
ンサの静電容量の比が高度に制御可能である。コ
ンデンサスイツチ切換式等価抵抗技術によれば、
十分に制御し得ないコンデンサ及び抵抗により構
成されるRC時定数に代えて、コンデンサの容量
比により構成される高度に制御可能な時定数を得
ることができる。

しかしながら第４図のシラビツクフイルタをコ
ンデンサスイツチ切換技術を利用したMOS集積
回路によつて具現化しようとすると、大きな時定
数が必要となるために極めて不十分な性能しか得
られない。極めて大きな時定数のためにコンデン
サスイツチ切換式フイードバツク抵抗３７及び４
１を構成するために用いられるコンデンサの静電
容量が極めて小さくなり、極めて少量のDCフイ
ードバツクしか得られず、その結果クロツクのフ
イードスルーとOPアンプ固有のDCオフセツト電
圧とを原因とする大きなDCオフセツト電圧が生
じてしまう。適切な作動のためにはステツプ幅を
正確に制御しシラビツクフイルタ１５の出力信号
のDCオフセツト成分を１ミリボルト以下としな
ければならない。このようなDCオフセツト電圧
はクロツク信号の好ましくないフイードスルー及
び構成要素のマツチングに限度があるためにOP
アンプに於ては避けることのできないオフセツト
電圧によるものである。コンデンサスイツチ切換
式等価抵抗を利用する第４図のシラビツクフイル
タを実際に具体化してみたところ、約100ミリボ
ルトものオフセツト電圧が発生しコンデンサスイ
ツチ切換技術を利用したこのタイプのシラビツク
フイルタが不満足なものであることが解つた。

本発明によれば、コンデンサスイツチ切換技術
を利用して新規なCVSD式CODECが提供される。
本発明に基づくCVSD式CODECによれば、可能
な範囲の多数のステツプ幅のいずれかを提供する
ことのできるシラビツクフイルタを備えているこ
とにより、CVSD式CODECが広い範囲の入力電
圧に追随し、それを変換することが可能となる。
本発明に基づくCVSD式CODECは、入力電圧が
如何に正確に追随されつつあるかを判定するため
のコインシデンスロジツクと、コインシデンスロ
ジツクの出力信号に応じて適切なステツプ幅を提
供するシラビツクフイルタとを備えている。大き
な振幅を有する入力信号を変換するためには大き
なステツプ幅が用いられ、小さな振幅を有する入
力信号を変換するために小さなステツプ幅が用い
られる。それにより、必要となるビツトレートを
最小化しつつ広い範囲の振幅を有する入力電圧を
極めて正確な分解能をもつて変換することができ
る。

以下本発明の好適実施例を添付の図面について
詳しく説明する。

本発明によれば、可能な範囲の複数のステツプ
幅の所望のものを常に発生し、エンコーダフイル
タ１７の出力電圧ができるだけ正確かつ迅速に
CVSDモジユレータに加えられた入力電圧Vinを
追随し得るようなシラビツクフイルタ１５（第２
図）が提供される。第５図は本発明の一実施例に
於ける複数のステツプ幅を図式的に示している。
第５図に示されているように、シラビツクフイル
タ１５（第２図）により供給されるステツプ幅の
範囲は８個のセグメントとして与えられ、各セグ
メントは16種のステツプ幅を形成する。従つて本
実施例に於ては合計128種のステツプ幅が利用可
能である。

本実施例に於けるシラビツクフイルタ１５の回
路図が第６図及び第７図に示されている。第２図
及び第６図について説明すると、コインシデンス
ロジツク１４はＮビツトシフトレジスタ１４−１
を備えている。但しＮは正の整数であつて、本実
施例の場合Ｎ＝４とされている。先のＮ個のサン
プリング時間に於ける入力１１に加えられた入力
電圧Vinとエンコーダフイルタ１７からリード線
１８に伝達される出力電圧Vencとの間の関係を
判定する電圧コンパレータ１２（第２図）の出力
からリード線１３に供給される複数のビツトがシ
フトレジスタ１４−１に供給される。即ちシフト
レジスタ１４−１は、エンコーダフイルタ１７か
らの出力電圧Vencの過去Ｎ回のサンプル値のそ
れぞれ入力端子１１に加えられた入力電圧の過去
Ｎ回のサンプル値よりも大きいかまたは小さいか
を示し、それは電圧コンパレータ１２から出力端
子２１に供給される出力符号ビツトによつて定め
られる。エンコーダフイルタ１７からの出力電圧
Vencが入力電圧Vinより小さい場合、コンパレ
ータ１２からの出力符号ビツトは論理「１」とな
る。逆に、エンコーダフイルタ１７からの出力電
圧Vencが入力端子１１に加えられた入力電圧
Vinよりも大きい場合には、コンパレータ１２か
らの出力符号ビツトは論理「０」となる。

ここで「コインシデンス」とは本明細書に関す
る限り、コインシデンスロジツク１４のシフトレ
ジスタ１４−１に記憶された複数のビツトのすべ
てが同じ値であることを意味している。即ちコイ
ンシデンスロジツク１４に於て４ビツトのシフト
レジスタが用いられている場合「コインシデン
ス」状態は、コインシデンスロジツク１４の４ビ
ツトのシフトレジスタ１４−１が４個の論理
「０」を記憶しているか或いは４個の論理「１」
を記憶している場合に実現する。シフトレジスタ
１４−１が４個の論理「０」を記憶しているとい
うことは、、エンコーダフイルタ１７からの出力
電圧が入力端子１１に加えられた入力電圧を良く
追随していないことを意味しており、更にエンコ
ーダフイルタ１７からの出力電圧が過去４回のサ
ンプリング時間のいずれに於ても入力端子１１の
入力電圧よりも大きかつたことを意味している。
逆に、コインシデンスロジツク１４の４ビツトシ
フトレジスタ１４−１が４個の論理「１」を記憶
している場合、それはエンコーダフイルタ１７か
らの出力電圧が入力端子１１に加えられた入力電
圧を良く追随せずに、しかもエンコーダフイルタ
１７からの出力電圧が過去４回のサンプリング時
間のいずれに於ても入力端子１１に加えられた入
力電圧よりも小さかつたことを意味している。

NORゲート１４−２及びANDゲート１４−３
並びにORゲート１４−４により構成された論理
回路はコインシデンス状態が実現した時にリード
線１４−４ａに論理「１」信号を発生する。シフ
トレジスタ１４−１にすべて０が記憶されている
場合、NORゲート１４−２から論理「１」が出
力され、その結果リード線１４−２から論理
「１」の出力が発生し、逆にシフトレジスタ１４
−１のすべてに１が記憶されている場合、AND
ゲート１４−３は論理「１」出力信号を発生し、
その結果いずれの場合もORゲート１４−４がリ
ード線１４−４ａに論理「１」を出力する。

シフトレジスタ１４−１が論理「０」及び論理
「１」の両者を記憶している場合、NORゲート１
４−２とANDゲート１４−３はそれらの出力リ
ード線に論理「０」信号を発生し、ORゲート１
４−４はそのリード線１４−４ａに論理「０」出
力信号を発生し、その結果コインシデンス状態が
実現していないことが示される。

コインシデンス状態が達成されたとき、エンコ
ーダフイルタ１７は入力電圧を適切に追随してい
ない。従つてシラビツクフイルタ１５はより大き
な電圧をエンコーダフイルタ１７に加えなければ
ならず、そうすることによりエンコーダフイルタ
１７がより大きな電圧を積分し、エンコーダフイ
ルタ１７からの出力電圧がより迅速に入力電圧
Vinに近付くようになり、その結果エンコーダフ
イルタ１７からの出力電圧が入力電子１１の入力
電圧により良く追随するようになる。前記したよ
うにシラビツクフイルタ１５は128種類の電圧、
即ちステツプ幅のいずれか一つを極性スイツチ１
６に供給し、一方極性スイツチ１６はシラビツク
フイルタの出力電圧の正値または負値をエンコー
ダフイルタ１７に加える。このようにして極性ス
イツチ１６は、エンコーダフイルタ１７に対して
コンパレータ１２からの出力符号ビツトに従つ
て、即ちエンコーダフイルタ１７の出力電圧が入
力電圧Vinよりも小さいかまたは大きいかに応じ
てシラビツクフイルタ１５からの出力電圧の正値
または負値のいずれかを積分させる働きをする。

コインシデンスロジツク１４がコインシデンス
状態が実現したことを示した時（即ちコインシデ
ンスロジツク１４のシフトレジスタがすべて論理
「０」またはすべて論理「１」を記憶している場
合）、シラビツクフイルタ１５内のアツプダウン
カウンタ１４−５が１だけカウントアツプする。
本実施例に於てはアツプダウンカウンタ１４−５
は７ビツトアツプダウンカウンタからなり、従つ
て２進数「0000000」から「1111111」まで、即ち
10進数128をカウントすることができる。コイン
シデンスロジツク１４がコインシデンス状態が実
現していないことを示した各サンプリング時間に
ついて、７ビツトアツプダウンカウンタ１４−５
は１だけカウントダウンする。コインシデンス状
態が達する度に７ビツトアツプダウンカウンタ１
４−５がカウントアツプするにつれて、エンコー
ダフイルタ１７が積分する際に用いるステツプ幅
を定めるシラビツクフイルタ１５からの出力電圧
は増大し、それによりエンコーダフイルタ１７が
入力電圧Vinにより近い出力電圧Vencを供給す
るようになる。逆にコインシデンスロジツク１４
によりコインシデンス状態が検出されない場合、
７ビツトアツプダウンカウンタ１４−５のカウン
トが減少し、その結果シラビツクフイルタ１５か
らの出力電圧が減少し、エンコーダフイルタ１７
からの出力電子Vencが、より小さな電圧幅を用
いることにより、入力電圧をより正確に追随する
ようになる。これは、コインシデンス状態が検出
されない場合、エンコーダフイルタ１７からの出
力電圧Vencが入力電圧Vinよりも継続的に大き
いかまたは小さいものではないことを示すもので
あつて、従つて入力電圧Vinを満足すべき状態で
追随していることを示すものであるからである。

本実施例に於ては、コインシデンスロジツク１
４は、コインシデンス状態が近付くにつれてシフ
トレジスタ１４−１のカウント速度を増大させる
ためのレートマルチプライヤを備えている。従つ
て本実施例に於てはシフトレジスタ１４−１のカ
ウントは各サンプリング時間に於て常に１に等し
いのではなくむしろシフトレジスタに既に記憶さ
れているカウントに比例するようになつている。
そのため、エンコーダフイルタにより供給される
ステツプ幅は、入力電圧Vinに応じてCVSD式
CODECが適切に作動するために必要な値に向け
てより迅速に調節されるようなつている。

７ビツトアツプダウンカウンタ１４−５の下位
３ビツトは、シラビツクフイルタ１５により供給
される出力電圧即ちステツプ幅を発生させる際に
８個のセグメント（第５図）のどれを用いるかを
決定するためのものである。アツプダウンカウン
タ１４−５の上位４ビツトは、選ばれたセグメン
トの16ステツプのうちのいずれを用いるかを決定
するために用いられる。７ビツトアツプダウンカ
ウンタ１４−５によつて供給される下位３ビツト
はφ０からφ７までの出力信号を発生するために
周知の３−８変換デコーダに供給される。そして
信号φ０はアツプダウンカウンタ１４−５の下位
３ビツトが「000」に等しい場合に対応し、φ７
はアツプダウンカウンタ１４−５の下位３ビツト
が「111」に等しい場合に対応する。７ビツトア
ツプダウンカウンタ１４−５の上位４桁はそれぞ
れ信号φ８からφ１１として利用される。

第７図に示されているように、本実施例に於け
る電圧コンパレータ１２はコンデンサスイツチ切
換技術を用いると共にMOSトランジスタをスイ
ツチとして利用するOPアンプ１２−５からなる
ものとされている。クロツク信号φ１６が“ハ
イ”レベル（論理「１」）の時スイツチ１２−２
及び１２−４は閉じられ、スイツチ１２−１が開
かれている。その結果OPアンプ１２−５はゲイ
ン１の状態にされ、OPアンプ１２−５の固有の
オフセツト電圧Voffがその反転入力に現れるこ
とによりコンデンサ１２−３の一方の極板に現れ
るようになる。コンデンサ１２−３の他方の極板
に入力電圧Vinが加えられ、その結果電圧（Vin
−Voff）がコンデンサ１２−３に蓄えられる。
次いでφ１６が“ロー”レベルとなりφ１７が
“ハイ”レベルとなる結果スイツチ１２−２及び
１２−４が開き、スイツチ１２−１が閉じられ
る。するとエンコーダフイルタ１７からの出力電
圧Vencがコンデンサ１２−３の一方の極板に加
えられ、その結果コンデンサ１２−３が（Venc
−Voff）−（Vin−Voff）＝（Venc−Vin）に等し
い電圧を有するようになる。出力端子２１の出力
電圧はかくしてエンコーダフイルタ１７からの出
力電圧Vencが出力電圧Vinに対してより小さい
かまたはより大きいかに応じてそれぞれ論理
「１」または論理「０」の値をとることとなる。
第２図について前記したようにコンパレータ１２
からのこの出力電圧は極性スイツチ１６とコイン
シデンスロジツク１４とを制御するために用いら
れる。

抵抗Ｒ０〜Ｒ１４からなると共に、これらの抵
抗の間に複数のタツプを設けてなる抵抗ラダー
は、所望のタツプを選択可能にすることから、選
択されたセグメントのどのステツプを用いるかを
選択するためにVrefと接地電圧との間の電圧を
選択可能にするためのものである。第７ａ図の回
路が所望のセグメントを選択する作動の要領につ
いては後で詳しく説明する。本実施例に於ては抵
抗Ｒ０からＲ１４は以下の抵抗値を有するように
重みを付けられている。

表 １ 抵 抗 抵抗値 R0 Ｒ R1 Ｒ R2 Ｒ R3 Ｒ R4 3R R5 Ｒ R6 7R R7 Ｒ R8 15R R9 Ｒ R10 31R R11 Ｒ R12 63R R13 ＲR14 127R Rn 255R ₁₃ 〓ⁿ⁼⁰ スイツチ５０−１〜５７−１及び５１−２〜５
７−２からなる２組のスイツチバンクは抵抗ラダ
ーＲ０〜Ｒ１３の所望のタツプを選択するために
用いられ、選択されたタツプに応じて基準電圧
Vr１及びVr２を供給する。前記したように制御
信号φ０からφ７はアツプダウンカウンタ１４−
５（第６図）の下位３桁をデコードすることによ
り得られる。

φ０が“ハイ”レベルでφ１からφ７がすべて
“ロー”レベルの場合抵抗Ｒ０とグラウンドとの
間のタツプにより供給される電圧が電圧Vr１と
して選択されることとなる。前記した抵抗比によ
れば、このタツプに現れる電圧はVref×（Ｒ／
255R）＝Vref／255に等しい。同様にしてφ１が
“ハイ”レベルでφ０，φ２〜φ７がすべて“ロ
ー”レベルの場合、抵抗Ｒ１と抵抗Ｒ２との間の
タツプが選択され電圧Vr１が発生する。その結
果Vref（2R／255R）＝2Vref／255に等しい電圧が
供給される。そして抵抗Ｒ０とグラウンドとの間
のタツプがVr２のために選ばれ、Vref／255に等
しい電圧が電圧Vr２として供給される。このよ
うにして、選ばれたセグメント内に於けるステツ
プ幅を決定する適当な電圧Vr１及びVr２が選ば
れる。

本発明の別の実施例によれば、抵抗Ｒ１４は１
２７Ｒよりも小さな例えば３２Ｒという抵抗値を
有している。こうすることにより抵抗Ｒ０からＲ
１４によつて形成された抵抗ラダーの合計抵抗値
が１６０Ｒに等しくなる。こうすると抵抗ラダー
の各タツプに発生する電圧が、抵抗Ｒ１６として
１２７Ｒの値を有する抵抗を用いた前記実施例の
場合よりも抵抗ラダーの各タツプから得られる電
圧が高くなる。その結果前記実施例に於ける場合
の基準電圧Vrefよりも小さな基準電圧Vrefを用
いることができるようになりしかも抵抗Ｒ０〜Ｒ
１４により形成された抵抗ラダーの各タツプに現
れる電圧を前記実施例の場合と同じレベルに保つ
ことができる。

極性スイツチ１６は抵抗Ｒ０〜Ｒ１４により形
成された抵抗ラダーから得られた電圧Vr１及び
Vr２が極性反転されるべきか否かを選択するた
めのものである。従つて例えば抵抗ラダーＲ０〜
Ｒ１４の適当なタツプから供給された電圧Vr１
の負値を、選ばれたコンデンサＣ８〜Ｃ１１に於
て積分しようとする場合、先ずグラウンド電圧を
積分し次いで抵抗ラダーから選ばれた電圧を積分
する必要がある。これはφ１４を“ハイ”レベル
としφ１５を“ロー”レベルとし、その結果スイ
ツチ５０ａ，５０ｂ，４１ａ及び４１ｂを閉じか
つスイツチ５１ａ及び５１ｂを開くことにより達
成される。更に、φ１３が“ハイ”レベルとなり
φ１３が“ロー”レベルとなると、スイツチ５２
が閉じ、かつスイツチ５３が開く結果シラビツク
フイルタ１５の入力バス９９にグラウンド電圧が
加えられるようになる。φ１３がローレベルとな
り１３がハイレベルとなつたとき、スイツチ５
２が開きスイツチ５３が閉じる結果抵抗ラダーＲ
０〜Ｒ１３に於て選択された電圧がシラビツクフ
イルタ１５の入力バス９９に加えられるようにな
る。同様にして電圧Vr２の負値はバス１９９を
介してコンデンサCxに於て積分されることとな
る。

逆に電圧Vr１の正値を、選ばれたコンデンサ
Ｃ８〜Ｃ１１に於て積分しようとする場合、先ず
電圧Vr１をサンプリングし次いでグラウンド電
圧を積分する必要がある。φ１４は“ロー”レベ
ルとなりかつφ１５は“ハイ”レベルとなる結果
スイツチ５０ａ及び５０ｂが開かれると共にスイ
ツチ５１ａ及び５１ｂが閉じられる。こうしてφ
１３が“ハイ”レベルとなり、スイツチ５２が閉
じられかつスイツチ５３が開かれると、抵抗ラダ
ーＲ０〜Ｒ１３に於て選択された電圧がシラビツ
クフイルタ１５の入力バス９９に加えられること
となる。次いでφ１３が“ロー”レベルとなりか
つ１３が“ハイ”レベルとなると、スイツチ５
２が開かれかつスイツチ５３が閉じられる結果予
定通りグラウンド電圧がシラビツクフイルタ１５
の入力バス９９に加えられるようになる。

コンデンサスイツチ切換式ゲイン要素即ちゲイ
ン増幅段６０は所望のセグメント（第２図）を選
択するためのものである。このコンデンサスイツ
チ切換式ゲイン要素の作動の詳しい要領について
は、本出願人に譲渡された1981年８月14日付米国
特許出願第06／292870号明細書を参照されたい。
OPアンプのオフセツト電圧の効果を最小化する
ようなコンデンサスイツチ切換式ゲイン要素６０
及び７０の設計要領については、同じく本出願人
に譲渡された1981年７月27日付米国特許出願第
06／287387号明細書に開示されている。

シラビツクフイルタ１５の７ビツトアツプダウ
ンカウンタ１４−５（第６図）からの上位４ビツ
トは信号φ８〜φ１１を提供し、各信号はそれぞ
れ対応するコンデンサＣ８〜Ｃ１１を選択すると
共にその動作を制御する。コンデンサＣ８〜Ｃ１
１はそれぞれ静電容量Ｃ，２Ｃ，４Ｃ，８Ｃを有
している。積分コンデンサ６６は静電容量K₂Cを
有している。そのためコンデンサCxによる影響
を無視すれば、コンデンサスイツチ切換式ゲイン
要素６０の出力電圧Voutは次のように決定され
る。

Vout(a)＝（−1^h）（CT／K₂C）Vr1 但し Vout(a)＝電圧Vr１によるコンデンサスイツチ切
換式ゲイン要素１５ａの出力電圧成分 Vr1＝スイツチ５０−１〜５７−１及び抵抗ラダ
ーＲ０〜Ｒ１４により供給される入力電圧 CT＝選択されたコンデンサＣ８〜Ｃ１１の合計
静電容量 K₂C＝コンデンサ６６の静電容量 ｈ＝１（極性スイツチ１６により電圧Vr１の正値
が、選択されたコンデンサＣ８からＣ１１に
より積分される場合） ＝２（極性スイツチ１６により電圧Vr１の負値
が、選択されたコンデンサＣ８〜Ｃ１１によ
り積分される場合） 静電容量１６Ｃを有する抵抗Cx、極性スイツチ
１６ｂ及びスイツチ４７，４８，５１−２〜５７
−２は以下の式に従つてOPアンプ６１からの出
力電圧Voutに対して貢献する。

Vout(b)＝（−1^h）（16C／K₂C）Vr2 但し Vout(b)＝電圧Vr２によるコンデンサスイツチ切
換式ゲイン要素１５ａの出力電圧成分 Vr2＝スイツチ５１−２〜５７−２及び抵抗ラダ
ーＲ０〜Ｒ１４により供給される入力電圧 16C＝コンデンサCxの静電容量 ｈ＝１（極性スイツチ１６により電圧Vr２の正値
が、コンデンサCxに於て積分される場合） ＝２（極性スイツチ１６により電圧Vr２の負値
が、コンデンサCxに於て積分される場合） コンデンサスイツチ切換式ゲイン要素１５ａから
の出力電圧Voutは以下のように表される。

Vout＝Vout(a)＋Vout(b) ＝（−1^h）［（CT／K₂C）Vr1 ＋（16C／K₂C）Vr2］ コンデンサスイツチ切換式ゲイン要素６０と同
様に作動するコンデンサスイツチ切換式ゲイン要
素即ちゲイン増幅段７０はコンデンサスイツチ切
換式ゲイン要素６０からの出力電圧Voutを増幅
し、コンデンサスイツチ切換式ゲイン要素７０の
出力端子１８にエンコーダフイルタ出力電圧
Vencを供給する働きをする。この出力電圧Venc
は更にコンパレータ１２の入力に加えられる。コ
ンパレータ１２は入力電圧Vinがエンコーダフイ
ルタの出力電圧Vencより大きいかまたは小さい
かを示す出力信号を出力端子２１に発生する。前
記したように出力端子２１の出力信号がコインシ
デンスロジツク１４（第２図及び第６図）及び極
性スイツチ１６（第２図及び第７ａ図）に加えら
れる結果、本発明に基づくCVSD式CODECの好
適な作動が可能となる。

本発明によればコンデンサＣ８〜Ｃ１１及び
Cxは適当なステツプ幅を提供するために重み付
けコンデンサとして及びコンデンサスイツチ切換
式ゲイン要素６０の入力コンデンサとしての二つ
の機能を有しているため、追加の入力コンデンサ
を必要とせずまたOPアンプ６１に加えられた入
力電圧をサンプリングするための適当なスイツチ
を必要とすることがない。この入力コンデンサを
必要としないことは、このようなCVSD式
CODECをモノリシツクな集積回路として構成す
る場合に集積回路上の貴重な必要面積を節約し得
る利点がある。更に入力コンデンサ及びそれに関
連したスイツチを不必要としたことはオフセツト
電圧を小さくする効果があり、その結果本発明に
基づくCVSD式CODECをより正確なものとする
ことができる。

以上本発明をその好適実施例について説明した
が、当業者であれば本発明の概念から逸脱するこ
となく種々の変形変更を加えて本発明を実施し得
ることは明らかである。

【図面の簡単な説明】

第１図は本発明に基づくCVSD式CODECのコ
ンパンダ作用を図式的に示すグラフ図である。第
２図はCVSD式CODECのブロツク図である。第
３図は従来形式のシラビツクフイルタを示す回路
図である。第４図は別の従来形式のシラビツクフ
イルタを示す回路図である。第５図は本発明の好
適実施例に於て用いられている128個のステツプ
幅を概念的に示すグラフ図である。第６図は本発
明に基づくコインシデンスロジツクの実施例を示
す回路図である。第７ａ図及び第７ｂ図からなる
第７図は本発明に基づくCVSD式CODECの実施
例を示す回路図である。 １０…CVSD式CODEC、１１…入力端子、１
２…コンパレータ、１２−１〜１２−５…スイツ
チ、１３…リード線、１４…コインシデンスロジ
ツク、１４−１…シフトレジスタ、１４−２…
NORゲート、１４−３…ANDゲート、１４−４
…ORゲート、１４−４ａ…リード線、１４−５
…アツプダウンカウンタ、１５…シラビツクフイ
ルタ、１６…極性スイツチ、１７…エンコーダフ
イルタ、１８…リード線、２０…シラビツクフイ
ルタ、２１…出力端子、２２…シフトレジスタ、
２５…抵抗、２６…コンデンサ、２７…出力端
子、２９…ORゲート、３５…抵抗、３６…OPア
ンプ、３７…抵抗、３８…コンデンサ、３９…抵
抗、４０…OPアンプ、４１…抵抗、４２…コン
デンサ、４３…出力端子、４７，４８，５０ａ，
５０ｂ，５０−１〜５７−１，５１ａ，５１ｂ，
５１−２〜５７−２，５２，５３…スイツチ、６
０，７０…ゲイン要素、６１，７１…OPアンプ、
６６…コンデンサ、９９，１９９…バス。

Claims (1)

1. 【特許請求の範囲】 １ CODECであつて、 変換されるべき入力信号を入力するための入力
   端子と、 前記入力端子に接続された第１の入力リード
   と、第２の入力リードと、出力リードとを有し、
   ２進数の出力信号を発生するコンパレータと、 入力リードと、前記コンパレータの前記第２の
   入力リードに接続された出力リードとを有し、エ
   ンコーダフイルタ出力電圧を供給するためのエン
   コーダフイルタと、 Ｎを任意の正の整数とした場合に、先のＮ回の
   サンプリング時間について前記コンパレータから
   の前記２進数出力信号がすべて論理「１」、また
   はすべて論理「０」であつたときにコインシデン
   ス信号を供給するためのコインシデンス論理回路
   と、 前記コインシデンス論理回路に応答し、前記コ
   インシデンス信号が存在する先のサンプリング時
   間の数に比例した大きさのシラビツクフイルタ出
   力信号を供給するシラビツクフイルタと、 前記２進数出力信号に応答し、前記２進数出力
   信号が第１の２進数値であるときに前記シラビツ
   クフイルタ出力信号の正の値を、前記２進数出力
   信号が前記第１の２進数値と反対の第２の２進数
   値であるときに前記シラビツクフイルタ出力信号
   の負の値を、前記エンコーダフイルタに供給する
   極性スイツチとを備え、 前記コインシデンス論理回路が、 Ｎ回のサンプリング時間について前記２進数出
   力信号の値を記憶するためのＮビツトシフトレジ
   スタと、 前記シフトレジスタに記憶されたＮビツトがす
   べて論理「１」またはすべて論理「０」であると
   きにコインシデンス信号を発生するための論理手
   段と、 Ｍを正の整数とした場合に、その内容を前記コ
   インシデンス信号が有るときには増大させ、かつ
   前記コインシデンス信号が無いときには減少させ
   るようなＭビツトアツプダウンカウンタと、 Ｐ及びＱをそれぞれＰ＋Ｑ＝Ｍを満たす正の整
   数とした場合に、前記アツプダウンカウンタから
   上位Ｐ桁及び下位Ｑ桁のビツトを前記シラビツク
   フイルタに供給するための手段とを有し、 前記シラビツクフイルタが、 前記上位Ｐ桁のビツトに比例した基準電圧を発
   生するための手段と、 スイツチキヤパシタ式ゲイン増幅段と、 前記下位Ｑ桁のビツトに比例するように前記ス
   イツチキヤパシタ式ゲイン増幅段のゲインを制御
   するための手段とを有することを特徴とする
   CODEC。