JPH05347563A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JPH05347563A JPH05347563A JP4153672A JP15367292A JPH05347563A JP H05347563 A JPH05347563 A JP H05347563A JP 4153672 A JP4153672 A JP 4153672A JP 15367292 A JP15367292 A JP 15367292A JP H05347563 A JPH05347563 A JP H05347563A
- Authority
- JP
- Japan
- Prior art keywords
- output
- pair
- voltage
- converter
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【構成】 オーバーサンプリングフィルタ１２、ノイズ
シェーパ１３及びパルスコンバータ１４より成る１ビッ
トＤ／ＡコンバータＩＣからの一対の平衡出力信号P
(+)、P(-)を、ドレイン共通接続された一対のＦＥＴ２
１、２２の各ゲートにそれぞれ供給し、この共通ドレイ
ンに定電流源２３からの定電流Ｉ0 を供給すると共に、
各ソース出力電流の少なくとも一方を出力回路で電圧に
変換して、出力端子２５より１ビットＤ／Ａ変換出力信
号を取り出す。 【効果】 電源変動が除去された１ビットＤ／Ａ変換出
力信号を得ることができる。
シェーパ１３及びパルスコンバータ１４より成る１ビッ
トＤ／ＡコンバータＩＣからの一対の平衡出力信号P
(+)、P(-)を、ドレイン共通接続された一対のＦＥＴ２
１、２２の各ゲートにそれぞれ供給し、この共通ドレイ
ンに定電流源２３からの定電流Ｉ0 を供給すると共に、
各ソース出力電流の少なくとも一方を出力回路で電圧に
変換して、出力端子２５より１ビットＤ／Ａ変換出力信
号を取り出す。 【効果】 電源変動が除去された１ビットＤ／Ａ変換出
力信号を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、オーディオあるいはビ
デオ等のディジタル信号をアナログ信号に変換するため
のＤ／Ａ（ディジタル／アナログ）変換装置に関する。
デオ等のディジタル信号をアナログ信号に変換するため
のＤ／Ａ（ディジタル／アナログ）変換装置に関する。
【０００２】
【従来の技術】近年において、ディジタルのオーディオ
あるいはビデオ信号等を元のアナログ信号に変換するＤ
／Ａ変換装置の一種として、１ビットＤ／Ａコンバータ
が知られている。この１ビットＤ／Ａコンバータは、特
にリニアリティの面で、例えばゼロクロス歪みを発生し
ない等のようにマルチビット型にない多くの特長を有し
ている。
あるいはビデオ信号等を元のアナログ信号に変換するＤ
／Ａ変換装置の一種として、１ビットＤ／Ａコンバータ
が知られている。この１ビットＤ／Ａコンバータは、特
にリニアリティの面で、例えばゼロクロス歪みを発生し
ない等のようにマルチビット型にない多くの特長を有し
ている。
【０００３】この１ビットＤ／Ａコンバータからの出力
は、０Ｖと電源電圧（一般には５Ｖ程度）との２値をと
るパルス列となっており、このパルス密度と電源電圧と
の積により出力レベルが決定され、具体的にはＤ／Ａコ
ンバータ出力をＬＰＦ（ローパスフィルタ）に通すこと
により、アナログ出力波形を得ている。
は、０Ｖと電源電圧（一般には５Ｖ程度）との２値をと
るパルス列となっており、このパルス密度と電源電圧と
の積により出力レベルが決定され、具体的にはＤ／Ａコ
ンバータ出力をＬＰＦ（ローパスフィルタ）に通すこと
により、アナログ出力波形を得ている。
【０００４】
【発明が解決しようとする課題】ところで、この１ビッ
トＤ／Ａコンバータの出力パルスの波高値である電源電
圧は、外部から供給される電源そのものであり、外乱等
の影響を受け易く、この電源電圧が変動したりノイズが
乗ったりすると、それがそのままＬＰＦを介してアナロ
グ出力に現れてしまうという問題がある。
トＤ／Ａコンバータの出力パルスの波高値である電源電
圧は、外部から供給される電源そのものであり、外乱等
の影響を受け易く、この電源電圧が変動したりノイズが
乗ったりすると、それがそのままＬＰＦを介してアナロ
グ出力に現れてしまうという問題がある。
【０００５】また、上記１ビットＤ／ＡコンバータをＩ
Ｃ（集積回路）化する場合、上記電源電圧はＩＣの電源
電圧でもあり、ＩＣの動作を保証する上でこの電源電圧
値をあまり大きくとれず、標準で５Ｖ程度である。この
ため、出力信号のレベルには自ずから制限が生じ、平均
レベルとしては１Ｖ程度以下に設定するのが通常であ
り、Ｄ／Ａコンバータよりも後段のアナログＬＰＦ部等
でゲインを持たせて増幅し、レベルを大きくしているの
が現状である。ところが、このやり方では、ノイズも増
幅されてしまうという問題がある。
Ｃ（集積回路）化する場合、上記電源電圧はＩＣの電源
電圧でもあり、ＩＣの動作を保証する上でこの電源電圧
値をあまり大きくとれず、標準で５Ｖ程度である。この
ため、出力信号のレベルには自ずから制限が生じ、平均
レベルとしては１Ｖ程度以下に設定するのが通常であ
り、Ｄ／Ａコンバータよりも後段のアナログＬＰＦ部等
でゲインを持たせて増幅し、レベルを大きくしているの
が現状である。ところが、このやり方では、ノイズも増
幅されてしまうという問題がある。
【０００６】本発明は、このような実情に鑑みてなされ
たものであり、電源変動やノイズの重畳等による悪影響
を受けることがなく、また後段のアナログフィルタでの
ゲインを上げることによるノイズの増幅を防止し得るよ
うなＤ／Ａ変換装置の提供を目的とする。
たものであり、電源変動やノイズの重畳等による悪影響
を受けることがなく、また後段のアナログフィルタでの
ゲインを上げることによるノイズの増幅を防止し得るよ
うなＤ／Ａ変換装置の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明に係るＤ／Ａ変換
装置は、入力ディジタルデータに対応したパルス波形を
出力する１ビットＤ／Ａ変換部と、この１ビットＤ／Ａ
変換部からの互いに反転関係の（平衡な）一対の出力信
号が各ゲートに供給されるドレイン共通接続されたＦＥ
Ｔ対と、このＦＥＴ対の共通ドレインに一定の電流を供
給する定電流源と、このＦＥＴ対のソースからの出力信
号を取り出す出力回路とを有して成ることにより、上述
の課題を解決する。
装置は、入力ディジタルデータに対応したパルス波形を
出力する１ビットＤ／Ａ変換部と、この１ビットＤ／Ａ
変換部からの互いに反転関係の（平衡な）一対の出力信
号が各ゲートに供給されるドレイン共通接続されたＦＥ
Ｔ対と、このＦＥＴ対の共通ドレインに一定の電流を供
給する定電流源と、このＦＥＴ対のソースからの出力信
号を取り出す出力回路とを有して成ることにより、上述
の課題を解決する。
【０００８】ここで上記出力回路は、上記ＦＥＴ対の少
なくとも一方のソース出力電流を電圧に変換して出力す
る電流−電圧変換手段を有することが好ましい。また、
上記定電流源の電流値を可変制御して出力信号レベルを
可変することが好ましい。
なくとも一方のソース出力電流を電圧に変換して出力す
る電流−電圧変換手段を有することが好ましい。また、
上記定電流源の電流値を可変制御して出力信号レベルを
可変することが好ましい。
【０００９】
【作用】１ビットＤ／Ａ変換部からの互いに反転関係の
一対の出力信号により、一対のＦＥＴの一方が必ずオン
となり、定電流源からの一定電流を流すため、この電流
出力には電源変動が除去され、この電流出力を出力回路
を介して取り出すことにより、電源変動が除去された良
好なＤ／Ａ変換出力を得ることができる。
一対の出力信号により、一対のＦＥＴの一方が必ずオン
となり、定電流源からの一定電流を流すため、この電流
出力には電源変動が除去され、この電流出力を出力回路
を介して取り出すことにより、電源変動が除去された良
好なＤ／Ａ変換出力を得ることができる。
【００１０】
【実施例】以下、本発明の好ましい実施例について、図
面を参照しながら説明する。図１は、本発明に係るＤ／
Ａ変換装置の基本構成の一例を概略的に示すブロック回
路図である。この図１において、入力端子１１にはディ
ジタルオーディオ信号等のディジタル信号が供給されて
いる。この入力ディジタル信号のデータレートは例えば
８ｆs （ｆs はサンプリング周波数）であり、ワード長
は例えば１７ビットである。この８ｆs 、１７ビットの
ディジタル信号は、オーバーサンプリングフィルタ１２
で例えば８倍にオーバーサンプルされて６４ｆs のデー
タレートとなり、ノイズシェーパ１３に送られる。ノイ
ズシェーパ１３ではノイズスペクトラムを高域側に偏在
させるようなノイズシェーピング処理が施され、その出
力がパルスコンバータ１４に送られて１ビットのディジ
タル信号（パルス信号）に変換され、互いに反転関係の
（平衡な）一対のパルス信号P(+)、P(-)が端子１５、１
６を介してそれぞれ取り出される。
面を参照しながら説明する。図１は、本発明に係るＤ／
Ａ変換装置の基本構成の一例を概略的に示すブロック回
路図である。この図１において、入力端子１１にはディ
ジタルオーディオ信号等のディジタル信号が供給されて
いる。この入力ディジタル信号のデータレートは例えば
８ｆs （ｆs はサンプリング周波数）であり、ワード長
は例えば１７ビットである。この８ｆs 、１７ビットの
ディジタル信号は、オーバーサンプリングフィルタ１２
で例えば８倍にオーバーサンプルされて６４ｆs のデー
タレートとなり、ノイズシェーパ１３に送られる。ノイ
ズシェーパ１３ではノイズスペクトラムを高域側に偏在
させるようなノイズシェーピング処理が施され、その出
力がパルスコンバータ１４に送られて１ビットのディジ
タル信号（パルス信号）に変換され、互いに反転関係の
（平衡な）一対のパルス信号P(+)、P(-)が端子１５、１
６を介してそれぞれ取り出される。
【００１１】これらの８倍オーバーサンプリングフィル
タ１２からパルスコンバータ１４までの回路は、例え
ば、いわゆる１ビットＤ／ＡコンバータＩＣ（集積回
路）として集積化されて供給されることが多く、上記パ
ルス信号P(+)、P(-)は、“０”あるいは“Ｌ”（ローレ
ベル）のとき略々接地電位（ＧＮＤ）となり、“１”あ
るいは“Ｈ”（ハイレベル）のとき該ＩＣの略々電源電
圧ＶDD（通常５Ｖ程度）となる。この電源電圧ＶDDや接
地電位ＧＮＤについて、前述したようにノイズが乗った
り電圧変動が生じたりするわけである。
タ１２からパルスコンバータ１４までの回路は、例え
ば、いわゆる１ビットＤ／ＡコンバータＩＣ（集積回
路）として集積化されて供給されることが多く、上記パ
ルス信号P(+)、P(-)は、“０”あるいは“Ｌ”（ローレ
ベル）のとき略々接地電位（ＧＮＤ）となり、“１”あ
るいは“Ｈ”（ハイレベル）のとき該ＩＣの略々電源電
圧ＶDD（通常５Ｖ程度）となる。この電源電圧ＶDDや接
地電位ＧＮＤについて、前述したようにノイズが乗った
り電圧変動が生じたりするわけである。
【００１２】次に上記端子１５、１６からの互いに反転
関係の一対のパルス信号P(+)、P(-)は、各ドレインが共
通接続された一対のＦＥＴ（電界効果トランジスタ）２
１、２２の各ゲートにそれぞれ供給されている。これら
のＦＥＴ２１、２２の共通接続ドレインには、定電流源
２３からの定電流Ｉ0 が供給されており、この定電流源
２３には定電圧Ｖ1 が供給されている。ＦＥＴ２１、２
２の各ソースからの出力信号は、出力回路２４に送られ
出力端子２５から取り出されるようになっている。この
出力回路２４としては、ＦＥＴ２１、２２の各ソースか
らの出力電流の少なくとも一方を電圧に変換して出力端
子２５から取り出すようなものが使用できる。なお、出
力としては互いに反転関係の（平衡な）一対の出力電圧
を一対の出力端子から取り出すようにしてもよい。
関係の一対のパルス信号P(+)、P(-)は、各ドレインが共
通接続された一対のＦＥＴ（電界効果トランジスタ）２
１、２２の各ゲートにそれぞれ供給されている。これら
のＦＥＴ２１、２２の共通接続ドレインには、定電流源
２３からの定電流Ｉ0 が供給されており、この定電流源
２３には定電圧Ｖ1 が供給されている。ＦＥＴ２１、２
２の各ソースからの出力信号は、出力回路２４に送られ
出力端子２５から取り出されるようになっている。この
出力回路２４としては、ＦＥＴ２１、２２の各ソースか
らの出力電流の少なくとも一方を電圧に変換して出力端
子２５から取り出すようなものが使用できる。なお、出
力としては互いに反転関係の（平衡な）一対の出力電圧
を一対の出力端子から取り出すようにしてもよい。
【００１３】このような構成とすることにより、上記パ
ルス信号P(+)、P(-)に現れていた電圧変動やノイズは、
出力回路２４を介すことで除去され、電源変動やノイズ
等の悪影響を受けない良好なＤ／Ａ変換出力を出力端子
２５から取り出すことができる。ここで、ＦＥＴ２１、
２２を用いているのは、通常のバイポーラ型トランジス
タを用いた場合には、パルス信号P(+)、P(-)によるトラ
ンジスタのスイッチング動作時に、オーバースイングに
よりベース−エミッタ間電流が流れ、出力電流にこの電
流が加算されて出力変動の原因となることを考慮したも
のであり、ＦＥＴの場合には、ゲート入力インピーダン
スが高いため、パルス信号P(+)、P(-)がオーバースイン
グしてもゲート電流が出力に現れることがない。
ルス信号P(+)、P(-)に現れていた電圧変動やノイズは、
出力回路２４を介すことで除去され、電源変動やノイズ
等の悪影響を受けない良好なＤ／Ａ変換出力を出力端子
２５から取り出すことができる。ここで、ＦＥＴ２１、
２２を用いているのは、通常のバイポーラ型トランジス
タを用いた場合には、パルス信号P(+)、P(-)によるトラ
ンジスタのスイッチング動作時に、オーバースイングに
よりベース−エミッタ間電流が流れ、出力電流にこの電
流が加算されて出力変動の原因となることを考慮したも
のであり、ＦＥＴの場合には、ゲート入力インピーダン
スが高いため、パルス信号P(+)、P(-)がオーバースイン
グしてもゲート電流が出力に現れることがない。
【００１４】次に、図２は、本発明の第１の実施例とし
て、上記端子１５、１６以降の出力側の構成の具体例を
示す回路図である。この図２において、端子１５、１６
には、上述したように互いに反転関係の一対のパルス信
号P(+)、P(-)が供給される。上記共通ドレイン回路を構
成する一対のＦＥＴ２１、２２としては、それぞれいわ
ゆるデュアルゲートＦＥＴを用いており、各ＦＥＴ２
１、２２のいわゆるスクリーンゲートには、定電圧Ｖ2
が印加されている。各ＦＥＴ２１、２２のそれぞれもう
一つのゲートには、上記端子１５、１６からのパルス信
号P(+)、P(-)がそれぞれ入力されている。
て、上記端子１５、１６以降の出力側の構成の具体例を
示す回路図である。この図２において、端子１５、１６
には、上述したように互いに反転関係の一対のパルス信
号P(+)、P(-)が供給される。上記共通ドレイン回路を構
成する一対のＦＥＴ２１、２２としては、それぞれいわ
ゆるデュアルゲートＦＥＴを用いており、各ＦＥＴ２
１、２２のいわゆるスクリーンゲートには、定電圧Ｖ2
が印加されている。各ＦＥＴ２１、２２のそれぞれもう
一つのゲートには、上記端子１５、１６からのパルス信
号P(+)、P(-)がそれぞれ入力されている。
【００１５】デュアルゲートＦＥＴ２１、２２の共通ド
レインに上記定電流Ｉ0 を供給する定電流源２３として
は、定電圧Ｖ1 がエミッタに印加されるＰＮＰ型トラン
ジスタＴr1と、このトランジスタＴr1のエミッタ−ベー
ス間に接続された抵抗Ｒ1 と、トランジスタＴr1のコレ
クタとベースとがそれぞれベースとエミッタとに接続さ
れたＰＮＰ型トランジスタＴr2と、このトランジスタＴ
r2のベース（トランジスタＴr1のコレクタ）と接地との
間に接続された抵抗Ｒ2 とから成っており、トランジス
タＴr2のコレクタから上記定電流Ｉ0 が供給されてい
る。
レインに上記定電流Ｉ0 を供給する定電流源２３として
は、定電圧Ｖ1 がエミッタに印加されるＰＮＰ型トラン
ジスタＴr1と、このトランジスタＴr1のエミッタ−ベー
ス間に接続された抵抗Ｒ1 と、トランジスタＴr1のコレ
クタとベースとがそれぞれベースとエミッタとに接続さ
れたＰＮＰ型トランジスタＴr2と、このトランジスタＴ
r2のベース（トランジスタＴr1のコレクタ）と接地との
間に接続された抵抗Ｒ2 とから成っており、トランジス
タＴr2のコレクタから上記定電流Ｉ0 が供給されてい
る。
【００１６】ＦＥＴ２１、２２の各ソースからの出力電
流ＩP+、ＩP-を電圧に変換して出力する出力回路２４
は、ＦＥＴ２１のソースと接地との間に接続された電流
−電圧変換手段としての負荷抵抗Ｒ3 と、ＦＥＴ２２の
ソースと接地との間に接続された電流−電圧変換手段と
しての負荷抵抗Ｒ4 とから成っている。この出力回路２
４のＦＥＴ２１のソースと負荷抵抗Ｒ3 との接続点から
の電圧出力が出力端子２５より取り出され、ＦＥＴ２２
のソースと負荷抵抗Ｒ4 との接続点からの電圧出力が出
力端子２６より取り出される。
流ＩP+、ＩP-を電圧に変換して出力する出力回路２４
は、ＦＥＴ２１のソースと接地との間に接続された電流
−電圧変換手段としての負荷抵抗Ｒ3 と、ＦＥＴ２２の
ソースと接地との間に接続された電流−電圧変換手段と
しての負荷抵抗Ｒ4 とから成っている。この出力回路２
４のＦＥＴ２１のソースと負荷抵抗Ｒ3 との接続点から
の電圧出力が出力端子２５より取り出され、ＦＥＴ２２
のソースと負荷抵抗Ｒ4 との接続点からの電圧出力が出
力端子２６より取り出される。
【００１７】各ＦＥＴ２１、２２は、上記パルス信号P
(+)、P(-)の電圧が各ゲートに印加されることによりス
イッチング動作が行われるが、パルス信号P(+)、P(-)が
互いに反転の関係にあるため、ＦＥＴ２１、２２の一方
がオンのときは他方がオフ状態となる。ここで、各ＦＥ
Ｔ２１、２２の閾値電圧Ｖthは、パルス信号P(+)、P(-)
の“Ｈ”（ハイレベル）であるＩＣ電源電圧ＶDD（通常
５Ｖ程度）よりも充分低く（例えば１Ｖ程度）設定され
ているから、ＩＣ電源電圧ＶDDが変動することにより上
記パルス信号P(+)、P(-)の波形が例えば図３のＡ、Ｂに
それぞれ示すように変動しても、“Ｈ”のときには上記
閾値電圧Ｖthを確実に越え、確実にオン動作が行われ
る。そして、ＦＥＴ２１、２２のオン側に上記定電流源
２３からの定電流Ｉ0 が流れ、他方はオフとなって電流
が０となるから、各ＦＥＴ２１、２２の各ソース出力電
流ＩP+、ＩP-は、図３のＣ、Ｄにそれぞれ示すように、
０と上記定電流Ｉ0 とに定められ、上記電源電圧の変動
が除去される。
(+)、P(-)の電圧が各ゲートに印加されることによりス
イッチング動作が行われるが、パルス信号P(+)、P(-)が
互いに反転の関係にあるため、ＦＥＴ２１、２２の一方
がオンのときは他方がオフ状態となる。ここで、各ＦＥ
Ｔ２１、２２の閾値電圧Ｖthは、パルス信号P(+)、P(-)
の“Ｈ”（ハイレベル）であるＩＣ電源電圧ＶDD（通常
５Ｖ程度）よりも充分低く（例えば１Ｖ程度）設定され
ているから、ＩＣ電源電圧ＶDDが変動することにより上
記パルス信号P(+)、P(-)の波形が例えば図３のＡ、Ｂに
それぞれ示すように変動しても、“Ｈ”のときには上記
閾値電圧Ｖthを確実に越え、確実にオン動作が行われ
る。そして、ＦＥＴ２１、２２のオン側に上記定電流源
２３からの定電流Ｉ0 が流れ、他方はオフとなって電流
が０となるから、各ＦＥＴ２１、２２の各ソース出力電
流ＩP+、ＩP-は、図３のＣ、Ｄにそれぞれ示すように、
０と上記定電流Ｉ0 とに定められ、上記電源電圧の変動
が除去される。
【００１８】このようにして変動が除去されたＦＥＴ２
１、２２の各ソースからの出力電流ＩP+、ＩP-は、負荷
抵抗Ｒ3 、Ｒ4 により電圧に変換されて、各出力端子２
５、２６から１ビットＤ／Ａ変換出力電圧信号として取
り出され、これらの出力電圧には上記電源電圧ＶDDの影
響が現れないから、Ｄ／Ａ変換精度を高めることができ
る。また、ＦＥＴ２１、２２のいずれか一方が必ずオン
しているため、ＦＥＴ２１、２２のスイッチングによる
接地電位ＧＮＤの変動も原理的になくすことができる。
１、２２の各ソースからの出力電流ＩP+、ＩP-は、負荷
抵抗Ｒ3 、Ｒ4 により電圧に変換されて、各出力端子２
５、２６から１ビットＤ／Ａ変換出力電圧信号として取
り出され、これらの出力電圧には上記電源電圧ＶDDの影
響が現れないから、Ｄ／Ａ変換精度を高めることができ
る。また、ＦＥＴ２１、２２のいずれか一方が必ずオン
しているため、ＦＥＴ２１、２２のスイッチングによる
接地電位ＧＮＤの変動も原理的になくすことができる。
【００１９】次に、図４は、本発明の第２の実施例の要
部構成を示す回路図である。この図４において、デュア
ルゲートＦＥＴ２１、２２、及び定電流源２３の構成
は、上記図２に示す本発明の第１の実施例と同様であ
り、対応する部分に同じ指示符号を付して説明を省略す
る。この図４に示す第２の実施例に用いられる出力回路
２４は、ＦＥＴ２１のソース出力電流ＩP+を抵抗Ｒ3 を
介して演算増幅器（いわゆるオペアンプ）２７に送って
電流−電圧変換し、出力端子２５から取り出す場合の具
体例である。
部構成を示す回路図である。この図４において、デュア
ルゲートＦＥＴ２１、２２、及び定電流源２３の構成
は、上記図２に示す本発明の第１の実施例と同様であ
り、対応する部分に同じ指示符号を付して説明を省略す
る。この図４に示す第２の実施例に用いられる出力回路
２４は、ＦＥＴ２１のソース出力電流ＩP+を抵抗Ｒ3 を
介して演算増幅器（いわゆるオペアンプ）２７に送って
電流−電圧変換し、出力端子２５から取り出す場合の具
体例である。
【００２０】図４の出力回路２４において、上記デュア
ルゲートＦＥＴ２１、２２の各ソース間には、高域のノ
イズを除去するためのコンデンサＣ1 が接続されてお
り、このコンデンサＣ1 は、オペアンプ２７の動作の負
担を軽くすると共に、Ｄ／Ａ変換出力をアナログ化する
アナログＬＰＦ（ローパスフィルタ）の１段目の作用も
兼ねている。ＦＥＴ２２のソースは抵抗Ｒ4 を介して接
地されている。ＦＥＴ２１のソースは抵抗Ｒ3 を介して
オペアンプ２７の反転入力端子に接続され、この反転入
力端子はコンデンサＣ3 を介して接地されている。オペ
アンプ２７の非反転入力端子は接地されている。また、
オペアンプ２７の出力端子２５と反転入力端子との間に
は、抵抗Ｒ5 とコンデンサＣ2 との並列回路が接続され
ている。
ルゲートＦＥＴ２１、２２の各ソース間には、高域のノ
イズを除去するためのコンデンサＣ1 が接続されてお
り、このコンデンサＣ1 は、オペアンプ２７の動作の負
担を軽くすると共に、Ｄ／Ａ変換出力をアナログ化する
アナログＬＰＦ（ローパスフィルタ）の１段目の作用も
兼ねている。ＦＥＴ２２のソースは抵抗Ｒ4 を介して接
地されている。ＦＥＴ２１のソースは抵抗Ｒ3 を介して
オペアンプ２７の反転入力端子に接続され、この反転入
力端子はコンデンサＣ3 を介して接地されている。オペ
アンプ２７の非反転入力端子は接地されている。また、
オペアンプ２７の出力端子２５と反転入力端子との間に
は、抵抗Ｒ5 とコンデンサＣ2 との並列回路が接続され
ている。
【００２１】このような構成において、オペアンプ２７
の反転入力端子は、非反転入力端子が接地されているこ
とから、いわゆる仮想接地（イマジナリショート）で電
位が略々０に固定される状態となり、抵抗Ｒ3 を介して
反転入力端子に向かって流れる電流ＩQ は、抵抗Ｒ5 を
流れることで、出力端子２５には電圧Ｒ5 ＩQ の出力が
得られることになる。なお、コンデンサＣ2 、Ｃ3 は、
高域の成分を除去するためのものである。また、出力と
しては、上記パルス信号P(+)に対応し、電源電圧変動の
除去された電圧出力がオペアンプ２７の出力端子２５か
ら得られることになるが、ＦＥＴ２１、２２のいずれか
一方が必ずオンしている形態、すなわちオン側のＦＥＴ
に必ず上記定電流Ｉ0 が流れることになるので、スイッ
チングによる変動も回避できる。
の反転入力端子は、非反転入力端子が接地されているこ
とから、いわゆる仮想接地（イマジナリショート）で電
位が略々０に固定される状態となり、抵抗Ｒ3 を介して
反転入力端子に向かって流れる電流ＩQ は、抵抗Ｒ5 を
流れることで、出力端子２５には電圧Ｒ5 ＩQ の出力が
得られることになる。なお、コンデンサＣ2 、Ｃ3 は、
高域の成分を除去するためのものである。また、出力と
しては、上記パルス信号P(+)に対応し、電源電圧変動の
除去された電圧出力がオペアンプ２７の出力端子２５か
ら得られることになるが、ＦＥＴ２１、２２のいずれか
一方が必ずオンしている形態、すなわちオン側のＦＥＴ
に必ず上記定電流Ｉ0 が流れることになるので、スイッ
チングによる変動も回避できる。
【００２２】次に、図５は、本発明の第３の実施例の要
部構成を示す回路図である。この図５において、上記図
３に示す本発明の第２の実施例と同じ部分には同じ指示
符号を付して説明を省略する。この図５に示す第３の実
施例に用いられる出力回路２４は、ＦＥＴ２１、２２の
各ソース出力電流ＩP+、ＩP-を、抵抗Ｒ3 、Ｒ4 をそれ
ぞれ介してオペアンプ（演算増幅器）２７、２８に送っ
てそれぞれ電流−電圧変換し、さらにこれらのオペアン
プ２７、２８からの出力をオペアンプ２９で合成して、
出力端子２５から取り出す場合の具体例である。
部構成を示す回路図である。この図５において、上記図
３に示す本発明の第２の実施例と同じ部分には同じ指示
符号を付して説明を省略する。この図５に示す第３の実
施例に用いられる出力回路２４は、ＦＥＴ２１、２２の
各ソース出力電流ＩP+、ＩP-を、抵抗Ｒ3 、Ｒ4 をそれ
ぞれ介してオペアンプ（演算増幅器）２７、２８に送っ
てそれぞれ電流−電圧変換し、さらにこれらのオペアン
プ２７、２８からの出力をオペアンプ２９で合成して、
出力端子２５から取り出す場合の具体例である。
【００２３】この図５の出力回路２４において、オペア
ンプ２７の出力端子と反転入力端子との間には、抵抗Ｒ
5 とコンデンサＣ5 との並列回路が接続され、このオペ
アンプ２７の出力端子は抵抗Ｒ7 を介してオペアンプ２
９の反転入力端子に接続されている。このオペアンプ２
９の出力端子と反転入力端子との間には、抵抗Ｒ9 とコ
ンデンサＣ7 との並列回路が接続されている。ＦＥＴ２
２のソースは抵抗Ｒ4を介してオペアンプ２８の反転入
力端子に接続され、この反転入力端子はコンデンサＣ4
を介して接地されている。オペアンプ２８の非反転入力
端子は接地されており、オペアンプ２８の出力端子と反
転入力端子との間には、抵抗Ｒ6 とコンデンサＣ6 との
並列回路が接続されている。このオペアンプ２８の出力
端子は抵抗Ｒ8 を介してオペアンプ２９の非反転入力端
子に接続されている。オペアンプ２９の非反転入力端子
は、抵抗Ｒ10とコンデンサＣ8 との並列回路を介して接
地されている。このオペアンプ２９の出力端子が、出力
回路２４の出力端子２５となっている。なお、抵抗
Ｒ3 、Ｒ4 、コンデンサＣ1 、Ｃ5 、Ｃ6 等を省略して
もよい。
ンプ２７の出力端子と反転入力端子との間には、抵抗Ｒ
5 とコンデンサＣ5 との並列回路が接続され、このオペ
アンプ２７の出力端子は抵抗Ｒ7 を介してオペアンプ２
９の反転入力端子に接続されている。このオペアンプ２
９の出力端子と反転入力端子との間には、抵抗Ｒ9 とコ
ンデンサＣ7 との並列回路が接続されている。ＦＥＴ２
２のソースは抵抗Ｒ4を介してオペアンプ２８の反転入
力端子に接続され、この反転入力端子はコンデンサＣ4
を介して接地されている。オペアンプ２８の非反転入力
端子は接地されており、オペアンプ２８の出力端子と反
転入力端子との間には、抵抗Ｒ6 とコンデンサＣ6 との
並列回路が接続されている。このオペアンプ２８の出力
端子は抵抗Ｒ8 を介してオペアンプ２９の非反転入力端
子に接続されている。オペアンプ２９の非反転入力端子
は、抵抗Ｒ10とコンデンサＣ8 との並列回路を介して接
地されている。このオペアンプ２９の出力端子が、出力
回路２４の出力端子２５となっている。なお、抵抗
Ｒ3 、Ｒ4 、コンデンサＣ1 、Ｃ5 、Ｃ6 等を省略して
もよい。
【００２４】この図５に示す第３の実施例は、上記図４
に示す第２の実施例の構成に加えて、上記パルス信号P
(-)の電圧によってスイッチングするＦＥＴ２２からの
出力電流ＩP-を、オペアンプ２８により電流−電圧変換
し、さらにこのオペアンプ２８の出力電圧と上記オペア
ンプ２７の出力電圧とを、オペアンプ２９で差動増幅し
て、出力端子２５から差動出力電圧を得るような構成と
している。コンデンサＣ 7 と抵抗Ｒ9 、及びコンデンサ
Ｃ8 と抵抗Ｒ10は、それぞれ高域の成分を除去するため
のものである。こうした差動構成をとることで、ＧＮＤ
ノイズ等の同相ノイズを除去することができる。
に示す第２の実施例の構成に加えて、上記パルス信号P
(-)の電圧によってスイッチングするＦＥＴ２２からの
出力電流ＩP-を、オペアンプ２８により電流−電圧変換
し、さらにこのオペアンプ２８の出力電圧と上記オペア
ンプ２７の出力電圧とを、オペアンプ２９で差動増幅し
て、出力端子２５から差動出力電圧を得るような構成と
している。コンデンサＣ 7 と抵抗Ｒ9 、及びコンデンサ
Ｃ8 と抵抗Ｒ10は、それぞれ高域の成分を除去するため
のものである。こうした差動構成をとることで、ＧＮＤ
ノイズ等の同相ノイズを除去することができる。
【００２５】ここで図５の回路における具体的な数値の
例として、Ｖ1 ＝１０Ｖ、Ｖ2 ＝５Ｖ、Ｒ1 ＝３３０
Ω、Ｃ1 ＝２２００ｐＦ、Ｒ3 ＝Ｒ4 ＝４７０Ω、Ｃ3
＝Ｃ4＝３３０ｐＦ、Ｒ5 ＝Ｒ6 ＝２ｋΩ、Ｃ5 ＝Ｃ6
＝１５００ｐＦ、Ｒ7 ＝Ｒ8 ＝Ｒ9 ＝Ｒ10＝５．６ｋ
Ω、Ｃ7 ＝Ｃ8 ＝１００ｐＦとし、上記パルス信号P
(+)、P(-)には１ビットＤ／ＡコンバータＩＣからの一
対の平衡出力を用い、この１ビットＤ／ＡコンバータＩ
Ｃへの入力信号を１７ビット相当の正弦波としたとき、
歪み率（ＴＨＤ＋Ｎ）が、０．００２１％（−９３．５
ｄＢ）、Ｓ／Ｎが１０６ｄＢの各値が得られ、実用に充
分な特性を得ることができた。
例として、Ｖ1 ＝１０Ｖ、Ｖ2 ＝５Ｖ、Ｒ1 ＝３３０
Ω、Ｃ1 ＝２２００ｐＦ、Ｒ3 ＝Ｒ4 ＝４７０Ω、Ｃ3
＝Ｃ4＝３３０ｐＦ、Ｒ5 ＝Ｒ6 ＝２ｋΩ、Ｃ5 ＝Ｃ6
＝１５００ｐＦ、Ｒ7 ＝Ｒ8 ＝Ｒ9 ＝Ｒ10＝５．６ｋ
Ω、Ｃ7 ＝Ｃ8 ＝１００ｐＦとし、上記パルス信号P
(+)、P(-)には１ビットＤ／ＡコンバータＩＣからの一
対の平衡出力を用い、この１ビットＤ／ＡコンバータＩ
Ｃへの入力信号を１７ビット相当の正弦波としたとき、
歪み率（ＴＨＤ＋Ｎ）が、０．００２１％（−９３．５
ｄＢ）、Ｓ／Ｎが１０６ｄＢの各値が得られ、実用に充
分な特性を得ることができた。
【００２６】次に、本発明の第５の実施例として、上記
定電流源２３の電流値Ｉ0 を可変とし、この電流値Ｉ0
を変化させることで、出力回路２４からの出力電圧レベ
ルを可変制御することができる。例えば、上記図５に示
すような構成の定電流源２３の場合には、抵抗Ｒ1 を可
変にすることによって、電流値Ｉ0 を可変とすることが
でき、例えば、Ｉ0 ＝０．６／Ｒ1 のような関係が成立
する。
定電流源２３の電流値Ｉ0 を可変とし、この電流値Ｉ0
を変化させることで、出力回路２４からの出力電圧レベ
ルを可変制御することができる。例えば、上記図５に示
すような構成の定電流源２３の場合には、抵抗Ｒ1 を可
変にすることによって、電流値Ｉ0 を可変とすることが
でき、例えば、Ｉ0 ＝０．６／Ｒ1 のような関係が成立
する。
【００２７】このように、定電流源２３の電流値Ｉ0 を
可変にすることで、出力信号レベルを可変でき、１ビッ
トＤ／ＡコンバータＩＣの出力レベル以上の振幅レベル
の出力を得ることができるので、ダイナミックレンジが
広くなる。また、後段のアナログＬＰＦ等でのゲインを
上げる必要はないので、ノイズの増幅を防ぐことができ
る。
可変にすることで、出力信号レベルを可変でき、１ビッ
トＤ／ＡコンバータＩＣの出力レベル以上の振幅レベル
の出力を得ることができるので、ダイナミックレンジが
広くなる。また、後段のアナログＬＰＦ等でのゲインを
上げる必要はないので、ノイズの増幅を防ぐことができ
る。
【００２８】なお、本発明は上記実施例のみに限定され
るものではなく、例えば、１ビットＤ／ＡコンバータＩ
Ｃの構成は図１の例に限定されず、また、各部電圧の電
圧値も上記実施例の具体的数値に限定されない。さら
に、図２、図４、図５の定電流源２３や出力回路２４の
構成は図示の例に限定されず、例えばコンデンサＣ1 、
Ｃ2 等を省略してもよい。
るものではなく、例えば、１ビットＤ／ＡコンバータＩ
Ｃの構成は図１の例に限定されず、また、各部電圧の電
圧値も上記実施例の具体的数値に限定されない。さら
に、図２、図４、図５の定電流源２３や出力回路２４の
構成は図示の例に限定されず、例えばコンデンサＣ1 、
Ｃ2 等を省略してもよい。
【００２９】
【発明の効果】以上の説明からも明らかなように、本発
明に係るＤ／Ａ変換装置によれば、入力ディジタルデー
タに対応したパルス波形を出力する１ビットＤ／Ａ変換
部からの一対の平衡出力信号をドレイン共通接続された
ＦＥＴ対の各ゲートに供給し、このＦＥＴ対の共通ドレ
インに定電流源からの電流を供給すると共に、該ＦＥＴ
対のソースからの出力信号を出力回路を介して取り出し
ているため、ＦＥＴ対の一方が必ずオンとなって定電流
源からの一定電流を流し、この電流出力には電源変動分
が除去されることになる。従って、この電流出力を出力
回路を介して取り出すことにより、電源変動が除去され
た良好な、精度の良いＤ／Ａ変換出力を得ることができ
る。
明に係るＤ／Ａ変換装置によれば、入力ディジタルデー
タに対応したパルス波形を出力する１ビットＤ／Ａ変換
部からの一対の平衡出力信号をドレイン共通接続された
ＦＥＴ対の各ゲートに供給し、このＦＥＴ対の共通ドレ
インに定電流源からの電流を供給すると共に、該ＦＥＴ
対のソースからの出力信号を出力回路を介して取り出し
ているため、ＦＥＴ対の一方が必ずオンとなって定電流
源からの一定電流を流し、この電流出力には電源変動分
が除去されることになる。従って、この電流出力を出力
回路を介して取り出すことにより、電源変動が除去され
た良好な、精度の良いＤ／Ａ変換出力を得ることができ
る。
【００３０】また、上記定電流源の電流値を可変制御し
て出力信号レベルを可変することができ、１ビットＤ／
Ａ変換部の出力のレベル以上の振幅レベルの出力を得る
ことができ、ダイナミックレンジを広くすることができ
る。また、後段のアナログＬＰＦ（ローパスフィルタ）
でのゲインを上げる必要がないので、ノイズの増幅を防
ぐことができる。
て出力信号レベルを可変することができ、１ビットＤ／
Ａ変換部の出力のレベル以上の振幅レベルの出力を得る
ことができ、ダイナミックレンジを広くすることができ
る。また、後段のアナログＬＰＦ（ローパスフィルタ）
でのゲインを上げる必要がないので、ノイズの増幅を防
ぐことができる。
【図１】本発明に係るＤ／Ａ変換装置の基本構成を概略
的に示すブロック図である。
的に示すブロック図である。
【図２】本発明のＤ／Ａ変換装置の第１の実施例の要部
構成を示す回路図である。
構成を示す回路図である。
【図３】上記第１の実施例の動作を説明するための信号
波形を示す波形図である。
波形を示す波形図である。
【図４】本発明の第２の実施例の要部構成を示す回路図
である。
である。
【図５】本発明の第３の実施例の要部構成を示す回路図
である。
である。
１２・・・・・オーバーサンプリングフィルタ １３・・・・・ノイズシェーパ １４・・・・・パルスコンバータ １５・・・・・パルス信号P(+)供給端子 １６・・・・・パルス信号P(-)供給端子 ２１、２２・・・・・ＦＥＴ（電界効果トランジスタ） ２３・・・・・定電流源 ２４・・・・・出力回路 ２５・・・・・出力端子
Claims (4)
- 【請求項１】 入力ディジタルデータに対応したパルス
波形を出力する１ビットＤ／Ａ変換部と、 この１ビットＤ／Ａ変換部からの互いに反転関係の一対
の出力信号が各ゲートに供給されるドレイン共通接続さ
れたＦＥＴ対と、 このＦＥＴ対の共通ドレインに定電流を供給する定電流
源と、 このＦＥＴ対のソースからの出力信号を取り出す出力回
路とを有して成ることを特徴とするＤ／Ａ変換装置。 - 【請求項２】 上記出力回路は、上記ＦＥＴ対の一方の
ソース出力電流を電圧に変換して出力する電流−電圧変
換手段を有することを特徴とする請求項１記載のＤ／Ａ
変換装置。 - 【請求項３】 上記出力回路は、上記ＦＥＴ対の両方の
ソース出力電流をそれぞれ電圧に変換して出力する一対
の電流−電圧変換手段を有することを特徴とする請求項
１記載のＤ／Ａ変換装置。 - 【請求項４】 上記定電流源の電流値を可変制御して出
力信号レベルを可変することを特徴とする請求項１記載
のＤ／Ａ変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153672A JPH05347563A (ja) | 1992-06-12 | 1992-06-12 | Ｄ／ａ変換装置 |
| US08/070,618 US5343197A (en) | 1992-06-12 | 1993-06-02 | Digital-to-analog converter |
| EP93304485A EP0574250B1 (en) | 1992-06-12 | 1993-06-10 | 1-Bit D/A converter |
| DE69328587T DE69328587T2 (de) | 1992-06-12 | 1993-06-10 | 1-Bit-D/A-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153672A JPH05347563A (ja) | 1992-06-12 | 1992-06-12 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347563A true JPH05347563A (ja) | 1993-12-27 |
Family
ID=15567653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4153672A Pending JPH05347563A (ja) | 1992-06-12 | 1992-06-12 | Ｄ／ａ変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5343197A (ja) |
| EP (1) | EP0574250B1 (ja) |
| JP (1) | JPH05347563A (ja) |
| DE (1) | DE69328587T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5480788A (en) * | 1991-03-15 | 1996-01-02 | Elf Atochem S.A. | Bleaching of plant materials |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993025006A1 (en) * | 1992-06-01 | 1993-12-09 | Matsushita Electric Industrial Co., Ltd. | D/a converter and a/d converter |
| US6853325B2 (en) * | 2002-12-27 | 2005-02-08 | Renesas Technology Corp. | Pulse width modulation digital amplifier |
| US7903011B2 (en) * | 2006-09-13 | 2011-03-08 | Honeywell International Inc. | Differential current-mode translator in a sigma-delta digital-to-analog converter |
| AT509409B1 (de) * | 2008-06-11 | 2013-07-15 | Siemens Ag | Digital-analog wandler für pulsdichtemodulierte digitale signale |
| US7956782B2 (en) * | 2009-06-11 | 2011-06-07 | Honeywell International Inc. | Current-mode sigma-delta digital-to-analog converter |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548736B2 (ja) * | 1975-02-26 | 1980-12-08 | ||
| JPS5658784A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Output circuit |
| JPS5827430A (ja) * | 1981-08-11 | 1983-02-18 | Nakamichi Corp | デジタル／アナログ変換法 |
| US4405916A (en) * | 1982-01-21 | 1983-09-20 | Hewlett-Packard Company | Digital-to analog converter having supplementary currents to enhance low current switching speed |
| JPS63246928A (ja) * | 1987-04-02 | 1988-10-13 | Nippon Precision Saakitsutsu Kk | Ｄ／ａ変換装置 |
| JPH02214224A (ja) * | 1989-02-14 | 1990-08-27 | Sony Corp | ディジタル・アナログ変換器 |
| KR0150206B1 (ko) * | 1989-02-21 | 1998-12-15 | 오가 노리오 | 디지탈/아날로그 변환기 |
| US5023614A (en) * | 1989-09-13 | 1991-06-11 | Advanced Micro Devices, Inc. | Switchable DAC with current surge protection |
| JPH0421215A (ja) * | 1990-05-16 | 1992-01-24 | Sony Corp | デジタル・アナログ変換器 |
| US5164725A (en) * | 1992-02-05 | 1992-11-17 | Tritech Microelectronics International Pte Ltd. | Digital to analog converter with current sources paired for canceling error sources |
-
1992
- 1992-06-12 JP JP4153672A patent/JPH05347563A/ja active Pending
-
1993
- 1993-06-02 US US08/070,618 patent/US5343197A/en not_active Expired - Fee Related
- 1993-06-10 DE DE69328587T patent/DE69328587T2/de not_active Expired - Fee Related
- 1993-06-10 EP EP93304485A patent/EP0574250B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5480788A (en) * | 1991-03-15 | 1996-01-02 | Elf Atochem S.A. | Bleaching of plant materials |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0574250B1 (en) | 2000-05-10 |
| DE69328587T2 (de) | 2001-01-18 |
| DE69328587D1 (de) | 2000-06-15 |
| US5343197A (en) | 1994-08-30 |
| EP0574250A2 (en) | 1993-12-15 |
| EP0574250A3 (ja) | 1994-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098243B2 (ja) | 電界効果トランジスタ差動増幅器 | |
| JP3318725B2 (ja) | アナログフィルタ回路 | |
| JP3272380B2 (ja) | 高性能演算増幅器と増幅方法 | |
| EP1442518A1 (en) | Operational amplifier with chopped input transistor pair | |
| US5283484A (en) | Voltage limiter and single-ended to differential converter using same | |
| GB2253756A (en) | Low distortion unity gain amplifier for dac. | |
| JPH0774645A (ja) | オーバサンプリングｄ／ａ変換器の出力フィルタ | |
| US5646620A (en) | Method and apparatus for deglitching DAC signals | |
| JP2954299B2 (ja) | 不平衡アナログ電気信号を完全差動平衡信号に変換する装置 | |
| EP0478297A1 (en) | Wide-band differential amplifier using GM-cancellation | |
| US5412335A (en) | Area-efficient current-input filter, virtual ground circuit used in same, and method therefor | |
| US4875045A (en) | Variable gain encoder apparatus and method | |
| JPH05347563A (ja) | Ｄ／ａ変換装置 | |
| US20020125952A1 (en) | Active common mode feedback for unbalanced input and feedback signals and methods thereof | |
| US5982234A (en) | Low noise arrangement or an amplifier | |
| JP3885911B2 (ja) | Ｄ／ａ変換器 | |
| JP3237517B2 (ja) | デルタシグマ型データ変換器 | |
| US5760728A (en) | Input stage for an analog-to-digital converter and method of operation thereof | |
| JPS5926673Y2 (ja) | ノイズ除去回路 | |
| JP3687046B2 (ja) | 電子装置 | |
| JP3099679B2 (ja) | 低域ろ波回路 | |
| JP2948848B2 (ja) | ディザ回路 | |
| JPH0537375A (ja) | Ａ／ｄ変換回路 | |
| JPS63260366A (ja) | ビデオ増幅器 | |
| JPH10242865A (ja) | Ｄ／ａ変換器及び半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |