JPH0444975B2

JPH0444975B2 -

Info

Publication number: JPH0444975B2
Application number: JP60106719A
Authority: JP
Inventors: Nobuhiko Kuribayashi; Masaki Kitajima; Kazushi Sakamoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-05-18
Filing date: 1985-05-18
Publication date: 1992-07-23
Also published as: JPS61264455A

Description

【発明の詳細な説明】

〔産業上の利用分野〕本発明は、バツフア（キヤツシユ）メモリを有
する処理装置とベクトル演算をする処理装置が共
通の主記憶をアクセスするシステムの主記憶一致
制御方式に関する。〔従来の技術〕共通の主記憶を複数の処理装置で共用するシス
テムで、第３図に示すように１もしくは複数台の
CPU（中央処理装置）が超高速のBS（キヤツシユ
とも呼ばれるバツフアメモリ）を有し、MSU（主
記憶）アクセス時にはそのデータをBSへも格納
し、MSUのデータの一部がBSにもあるようにし
て該データが必要なときはBSより取寄せて使用
する装置では、そのデータのMSUアドレスを
TAG（タグ）へ書込んでおき、必要データがBS
にある否かのチエツクができるようにしている。
また、主記憶を複数の処理装置がアクセスし、書
込み（ストア）も行なうシステムでは、他の処理
装置第３図ではCHP（チヤネルプロセツサ）VU
（ベクトル処理装置）等がMCUをアクセスしてそ
のデータを変更したときは、それ以後CPUがBS
内の古いデータを用いて処理することを回避する
ため、BS内の該当データを無効にするようにし
ている。この、他の処理装置がMSUにストアアクセス
したときBS内の該当アドレスのデータを無効に
する処理をBI（バツフア・インバリデーシヨン）
処理と言い、具体的にはBSのTAG１の該当アド
レスを消去する。このBI処理をストアアクセス
の都度、処理装置で行うと処理装置の負荷が増加
するため、MCU（メモリ制御部）内にTAG２を
設けてその処理の一部をMCUに負担させる方式
もある。このTAG２はTAG１を包含する。第４
図はTAGの説明図で、ａはTAG１、ｂはTAG
２である。TAG１は、64バイトのデータ64個
（64カラム）を１ブロツクとしかゝるブロツクの
16個のデータ（トータル容量64KB）に対するア
ドレスADDRESS（第４〜19ビツトの16ビツト）
と、各ブロツクに付された４ビツトのコントロー
ルビツトCTRLを有する。これに対しTAG２は
ハードウエア量を低減するために管理単位を粗く
し、１ブロツクは256バイト（これはTAG１の４
倍）としてそのブロツクのアドレスを512個分、
２ブロツクに分けて持つ。これらはＡ，Ｂ各ポー
トに対して持つから全体としては４ブロツクあ
り、これらに２ビツトのCTRLが付く。TAG２
のブロツクサイズがTAG１の４倍で、かつブロ
ツクの構造が相違するので（２ブロツクと16ブロ
ツク）完全にTAG１＝TAG２で制御するのが困
難であるためTAG２がTAG１を包含するように
制御するこのためTAG１のアドレスは全てTAG
２にあるが、逆の関係は成り立たない。そこで、CPU以外の処理装置がMSUをストア
アクセスすると、MCUはそのアドレスでTAG２
を参照し、一致するものがあればMCUからCPU
にそのアドレスを通知する（なければ通知しな
い）。そして、通知を受けたCPUはTAG１をチ
エツクし、一致するものがあれば該当アドレスを
無効化する。従つて、CPUがMSUストアアクセ
スがある毎にTAG１をチエツクするという必要
がなくなるので、その分負担が軽減され、しかも
MSUとBSの一致性が保たれる。なおTAG１のデータ登録単位は64バイトのブ
ロツクサイズとなつているので、BI処理は64バ
イト単位に行われる。またMCUは各８バイト幅
のＡ，Ｂアクセスパイプラインを持ち、VUは８
バイトを単位にＡ，Ｂ各パイプラインをアクセス
する。そして連続アクセス時は一方のポートで２
要（８バイト×２）を単位とする16バイトのブロ
ツクアクセスを行ない、またデイスタンスアクセ
ス時およびインダイレクトアクセス時には、単精
度データか倍精度データかにより１要素４バイト
または８バイトを単位とし、ＡポートとＢポート
を交互に使用してアクセスを行う。ここで、連続アクセス、デイスタンスアクセ
ス、インダイレクトアクセスの各アクセスの内容
についてさらに詳しく説明する。連続アクセスのベクトルはＡ（）で表され、
ベクトルＡの各要素は主記憶上に連続的におかれ
る。これらの要素を連続的にアクセスするには、
１つのポート（Ａポート）を使用して２つの要素
（８バイト×２）を単位とするブロツクアクセス
を行う。デイスタンスアクセスは、等間隔ベクトルアク
セスのことを意味し、ベクトル内で等間隔だけ離
れた要素にアクセスする方式である。一般に等間
隔ベクトルはＡ（ｉ，ｊ）で表され、行方向に主
記憶上にアドレス付けすると、各要素は、間隔Ｊ
ずつ離れておかれる。インダイレクトアクセスは、間接アクセスのこ
とであり、ベクトルはＡ（IX（））で表わされ
る。ベクトルＡの要素は、別のインデツクスベク
トルIX（）を介して間接的にアクセスされる。
そのアクセスアドレスは、IX（）により決まる
ので、デイスタンスアクセスのような規則性はな
い。デイスタンスアクセスおよびインダイレクト
アクセスは、連続的なアクセスではないので、２
つの要素単位のブロツクアクセスは使用できな
い。そのためＡポートとＢポートを用いて、１つ
の要素づつ合計２つの要素をアクセスする。１つ要素は、8Bまたは、4Bであり、
1FORTRANの倍精度データと単精度データに対
応している。〔発明が解決しようとする問題点〕ところで、上述した従来の主記憶一致制御方式
では、例えばベクトル処理装置VUバツフアメモ
リBSのデータ登録単位である64B（バイト）をデ
ータのバウンダリ値としてデータをMSUへ連続
ストアする場合は、２要素（8B×２）からなる
16Bのブロツクを単位としてベクトルストアリク
エストが発行されるが各リクエスト毎にMCUは
TAG２をチエツクし、B1処理を行なう。従つて
64Bのデータストア全体では４回のベクトルスト
アリクエストが行われて、夫々でB1処理を行う
が、これは纏まれば１回のBI処理で済むことで
あり、他の３回は無駄である。またVUからのデ
イスタンスストアやインダイレクトストアのよう
に不連続ストアが行われて、8B又は4Bの要素単
位でストアアクセスを行う場合も同様で、纏まれ
ば64Bバウンダリ内に収まるならそれらは一括処
理できる性質のもので、ストアリクエストの都度
TAGチエツクを行なうのは無効BI処理の発生を
招いて処理効率を低下させる。本発明はこの点を
改善しようとするものである。〔問題点を解決するための手段〕バツフアメモリをもつ中央処理装置とベクトル
処理装置等が共通の主記憶をアクセスし、バツフ
アメモリを索引するデイレクトリ情報をもつ中央
処理装置専用の１のタグと各処理装置共通の第２
のタグとを有するシステムで、該ベクトル処理装
置がベクトルデータについて主記憶をストアアク
セスする場合に、前記第１と第２のタグに該当ア
ドレスがあるときそれを無効化する処理を行う主
記憶一致制御方式において、ベクトルデータアクセスのスタートアドレス
と、前記ベクトルデータアクセスの際の各要素間
距離からアクセスする要素のアドレスを求め、主
記憶装置にアクセスリクエストを発行するアドレ
ス発生回路をそなえ、前記アドレス発生回路は、前記スタートアドレ
スに要素間距離を順次足してアクセスリクエスト
のアドレスを発生すると同時に次の要素のアクセ
スアドレスを予測していき、アクセスリクエスト
を発行した要素ごとに、当該要素のアクセスアド
レスの次に予測された要素のアクセスアドレス
が、バツフアメモリのデータ登録単位であるブロ
ツクの境界アドレスを越えるデータストアである
時と、前記境界アドレスを越えないがベクトルデ
ータアクセスの最後のデータストアである時と、
及び間接アドレス形式のインダイレクトアクセス
を行う時とにのみ、前記第２のタグに対して無効
化のチエツクを要求するフラグをオンにし、第２
のタグの該当するアドレスを無効化する処理を行
わせることを特徴とするものである。〔作用〕ベクトル処理装置による主記憶アクセスは連続
して（アドレス）が行なわれることが多い。１回
のアクセスは８バイト又は16バイト単位等であ
り、そしてデータブロツクは64バイト等が単位で
あるから、ストアアクセスのデータ量がデータブ
ロツク単位になる迄はBI処理せず、これを越え
るとき、若しくは越えなくとも最後のデータスト
アである時、BI処理するようにすれば不要な省
略可能なBI処理を排除することができる。この
無効化処理をする装置はバツフアメモリを有する
処理装置、またはメモリ制御装置であるが、いず
れも不要な無効化処理が減る分だけ処理効率が改
善される。以下、図示の実施例を参照しながらこ
れを詳細に説明する。〔実施例〕第１図Ａ，Ｂは本発明の一実施例を示すブロツ
ク図で、Ａ，Ｂ両系統のVUアドレス発生回路を
示したものである。対象となるシステムは第３図
と同様であり、前述のようにMCUは内部に２つ
のアクセスパイプラインＡ，Ｂを有し、VUがこ
れらを利用してMSUをアクセスする。第１図Ａ
のVUアドレス発生回路（その１）はパイプライ
ンＡのリクエストアドレスをＡポートに出力し、
また同図ＢのVUアドレス発生回路（その２）は
パイプラインＢのリクエストアドレスをＢポート
に出力する。そして、連続アクセス時に１回のア
クセス単位を16BとするのでＡ，Ｂ両系を同時に
使用し、またデイスタンスアクセスおよびインダ
イレクトアクセス時は8Bまたは4B単位とするの
でＡ，Ｂポートを交互に使用する。第１図Ａにおいて、LAHRAはＡポート用のロ
ジカルアドレス保持レジスタで、最初はVUがア
クセスするMSUのスタート（先頭）アドレスを
セツトされる。IARAはＡポート用のインダイレ
クトアドレスレジスタで、デイスタンス量を取込
む。VLRはベクトルレングスレジスタで、エレ
メント数を示すベクトルレングス（V_Lを取込む。
ASR０，ASR１はＡポート用シフトレジスタで、
IARAの出力（デイスタンス量）に対するシフト
段数（倍率）X0，X1，……を選択できる。Ａ加
算器０はLAHRAの出力（スタートアドレス）と
ASR０の出力を加算し、またＡ加算器１はＡ加
算器０の出力とASR１の出力を加算する。TRA
はロジカルアドレスからフイジカルアドレスへの
変換テーブルで、レジスタTABRA内の上位アド
レスだけを変換する。下位アドレスは時間合せ用
のレジスタLARA，ABRAを径由してそのまま
出力され、TRAからレジスタTRRAに出力され
た上位アドレスとレジスタABRA内の下位アド
レスとが合わさつてＡポートのリクエストアドレ
スになる。但し、以下に説明では便宜上ロジカル
アドレスとフイジカルアドレスは等しいものとす
る。VL計算部はVLR内のベクトルレングスから
既に発信したOPコードやデイスタンス量を減算
して最後のオペレーシヨンを検出する。以下、連続アクセス時とデイスタンスアクセス
時に分けて動作を説明する。 (イ) 連続アクセス一例として、先頭アドレスを10000（HEX）番
地、ベクトルレングスV_Lを10（DEC）として8B
ストア命令を実行する場合を挙げるに、この場合
LAHRAには10000（HEX）が、またIARAには
８（DEC）が、さらにVLRには10（DEC）がセツ
トされる。最初のオペレーシヨンでASR０はX0
を選択し、Ａ加算器０にゼロデータを入力する。
この結果、Ａ加算器０はTRAに対し10000番地を
出力する。一方、ASR１（これは次のアドレスを示す）
はX2を選択し、デイスタンス量８（DEC）を２倍
した値16（DEC）＝10（HEX）をＡ加算器１に入力
する。この結果Ａ加算器１の出力は10010（HEX）
となる。このＡ加算器１の出力が10040（HEX）
以上になると、次のアクセスでTAG１のブロツ
クサイズ（64B）を超えてしまうので、BIチエツ
クイネーブルフラグＡをオンにする。しかし、今
回はＡ加算器１の出力は10010（HEX）で、それ
以下なので、フラグＡはオンしない。このフラグ
Ａは後述するようにTAG２のBI処理を起動する
ものである。以上が第１サイクルで、Ａポートの
リクエストアドレスは10000（HEX）である。次の第２サイクルではASR０はX2を選択す
る。この結果、Ａ加算器０は前の加算結果10000
（HEX）をLAHRAよりまたデイスタンス量の２
倍の10（HEX）をASR０より入力され、前サイ
クルのＡ加算器の出力と同じ10010（HEX）を出
力する。またASR１もX2を選択するので、Ａ加
算器１の入力はＡ加算器０よりの10010（HEX）
とASR１よりの10（HEX）となり、出力は10020
（HEX）となる。この場合もＡ加算器１の出力は
10040（HEX）未満なので、フラグＡはオンしな
い。続く第３サイクル以後もASR０、ASR１の倍
率はX2のままなので、第３サイクルではＡ加算
器０の出力が10020（HEX）、Ａ加算器１の出力が
10030（HEX）となる。この場合もフラグＡはオ
フのままである。しかし、第４サイクルではＡ加
算器０の出力が10030（HEX）、Ａ加算器１の出力
が10040（HEX）となり、TAG１の64Bバウンダ
リを超える。この結果、フラグＡはオンになり、
TAG２にBI処理の起動をかける。なお、Ａ加算
器１の出力として用いるのは加算結果そのもので
はなく、25ビツト以上のキヤリーのオア出力であ
り、これは計数値が40（HEX）の倍数になる毎に
発生する。第５サイクルになると、Ａ加算器０の出力は
10040（HEX）、Ａ加算器１の出力は10050（HEX）
となる。これは64Bバウンダリ超過ではないので
Ａ加算器１は出力を生じない。しかし、8Bスト
ア、V_L＝100（DEC）のフアイナルアクセスなの
でFINAL検出部が出力を生じ、この出力でフラ
グＡはオンになる。つまり、8Bストア、V_L＝10
（DEC）では8B×10＝80Bのデータストアを行な
うことになるが、これを１回当り16B（２エレメ
ント）で行なうので５回のアクセスでストアが完
了する。フラグＡをオンにするのはこの他にインダイレ
クトアクセスがあり、この３要素がオアゲート
ORで合成される。REGはタイミングを合せるレ
ジスタである。下表は上述した連続アクセス時のBI処理を本
発明方式と従来方式について示したもので、従来
方式ではストアアクセスが行なわれる各サイクル
毎にTAG２のチエツクが行われている（〇印で
示す）が、本発明によればその第１〜第３サイク
ルのTAG２チエツク（無効BI処理）が省略され
ている。

【表】尚、上表でＡ−BLKはＡポートのブロツクア
クセスアドレス（HEX）を示す。また、Ａ−
BLK10030（HEX）のBIチエツクイネーブルON
はブロツクバウンダリによるものであるが、次の
10040のONはベクトルレングスで定まる最終ア
クセス（フアイナル）によるものである。上述した連続アクセスではＡポートを使用し、
ブロツクアクセスで16B／アクセスとするが、次
に述べるデイスタンスアクセス（インダイレクト
アクセスも同様）ではアドレスが連続していない
ので8B又は4B／アクセスとし、Ａ，Ｂポートを
交互に使用してスループツトの向上を図る。 (ロ) デイスタンスアクセス先頭アドレスを10000（HEX）、V_L＝６（DEC）、
デイスタンス＝24（DEC）＝18（HEX）として８バ
イトストア命令を実行する場合を説明する。第１
図Ｂの回路は同図Ａの回路の該当部分と同様であ
り、各部の記号はＡ，Ｂを入れ換えてある。ベク
トルレングスV_Lからフアイナル検出する系は第
１図Ａに示したものを共用し、そこからフアイナ
ルインＢを取込む。リクエストコントロール回路
もＡポート側に示してある。動作を説明する。第１サイクルでレジスタ
LAHRA，LAHRBには共に10000（HEX）がセ
ツトされ、またレジスタIARA，IARBには18
（HEX）がセツトされ、更にレジスタVLRには
６（DEC）がセツトされる。そして、Ａポート側
のシフトレジスタASR０の倍率を×０、ASR１
の倍率を×１にしてＡ加算器０の出力を10000
（HEX）、Ａ加算器１の出力を10018（HEX）とす
る。これに対しＢポート側のシフトレジスタ
BSR０，BSR１の倍率は共に×１にしＢ加算器
０の出力を10018（HEX）、Ｂ加算器１の出力を
10030（HEX）とする。この段階ではＡ加算器１
の出力とＢ加算器１の出力は共に10040（HEX）
を越えていないので、BIチエツクイネーブルフ
ラグはＡ，Ｂ共にオフ（０）である。次の第２サイクルはLAHRA＝10000（HEX），
LAHRB＝10018（HEX）で始まり、ASR０→×
２，ASR１→×１，BSR０→×２，BSR→×１
にする。これによりＡ加算器０＝10030（HEX）、
Ａ加算器１＝10048（HEX）、Ｂ加算器０＝10048
（HEX）、Ｂ加算器１＝10060（HEX）となる。Ａ
加算器１は10030＋18＝10048なる演算を行ない、
この際出力が10040を越えるのでキヤリーが発生
し、BIチエツクイネーブルフラグＡがオン(1)に
なる。Ｂ加算器１は10048＋18＝10060なる演算を
行ない、この演算では10040もまた10080も（40の
倍数を）越えないのでキヤリーは発生せず、出力
10060BIチエツクイネーブルフラグＢはオフ
（０）のままである。続く３サイクルはLAHRA＝10030（HEX），
LAHRB＝10048（HEX）で始まり、シフトレジ
スタの倍率は第２サイクルと同様にASR０→×
２，ASR１→×１，BSR０→×２，BSR→×１
とする。従つて各加算器の出力は次のようにな
る。Ａ加算器０＝10060、Ａ加算器１＝10078、Ｂ
加算器０＝10078、Ｂ加算器１＝10090、いずれも
HEX。この結果、Ｂ加算器１の演算が10080
（HEX）を越えるので、BIチエツクフラグＢが
オン(1)となる。Ａ加算器１の演算は10080（HEX）
を越えないので、BIチエツクフラグＡはオフ
（０）である。上述した説明から明らかなように、加算器０は
Ａ，Ｂ共にアドレスとして使用される加算出力を
生じるものでなければならないが、加算器１はア
ドレスを生じるものである必要はない。つまり、
加算器１に求められる機能はＡ，Ｂ共に25ビツト
以上のキヤリーの出力であり、実際のハードウエ
アは25ビツト以上のキヤリーのオア信号を出す回
路で実現できる。下表は上述したデイスタンスアクセス時のBI
処理を本発明方式と従来方式につい示したもの
で、本発明方式によると第１，第２サイクルおよ
び第４，第５サイクルのTAG２チエツク（無効
BI処理）省略されている。尚、Ａ−8BはＡポー
トの8Bアクセスのアドレスを示し、またＢ−8B
はＢポートの8Bアクセスのアドレスを示す。

〔発明の効果〕

以上述べたように本発明によれば、ベクトルユ
ニツト（VU）からの連続ストアまたはデイスタ
ンスストア時の無効BI処理をなくすことができ
る。この結果、メモリ制御装置（MCU）および
バツフアメモリ（BS）を有する中央処理装置
（CPU）の負担が軽くなり、ベクトルストア性能
が向上する。なお本発明はMCU内にTAG２を設
けず直接CPUのTAG１にストアアクセスを通知
するシステムにも適用でき、この場合もCPUの
負担が軽くなる等の利点が得られる。

【図面の簡単な説明】

第１図Ａ，Ｂは本発明の一実施例を示すVUア
ドレス発生回路のブロツク図、第２図はBIチエ
ツクイネーブルの発生タイミングの良否を示す説
明図、第３図はバツフアメモリを有するCPUと
ベクトル処理装置が共通の主記憶をアクセスする
システムの概略構成図、第４図はタグの説明図、
第５図はメモリ制御装置内のタグの詳細ブロツク
図である。図中、MSUは主記憶、MCUはメモリ制御部、
VUはベクトル処理装置、CPUは中央処理装置、
BSはバツフアメモリ、TAG１，TAG２はタグ、
Ａ加算器１，Ｂ加算器１はBSのブロツクサイズ
バウンダリ・チエツク回路、ORはBIチエツクイ
ネーブル信号発生用オアゲートである。

Claims

【特許請求の範囲】１バツフアメモリをもつ中央処理装置とベクト
ル処理装置等が共通の主記憶をアクセスし、バツ
フアメモリを索引するデイレクトリ情報をもつ中
央処理装置専用の第１のタグと各処理装置共通の
第２のタグとを有するシステムで、該ベクトル処
理装置がベクトルデータについて主記憶をストア
アクセスする場合に、前記第１と第２のタグに該
当アドレスがあるときそれを無効化する処理を行
う主記憶一致制御方式において、ベクトルデータアクセスのスタートアドレス
と、前記ベクトルデータアクセスの際の各要素間
距離からアクセスする要素のアドレスを求め、主
記憶装置にアクセスリクエストを発行するアドレ
ス発生回路をそなえ、前記アドレス発生回路は、前記スタートアドレ
スに要素間距離を順次足してアクセスリクエスト
のアドレスを発生すると同時に次の要素のアクセ
スアドレスを予測していき、アクセスリクエスト
を発行した要素ごとに、当該要素のアクセスアド
レスの次に予測された要素のアクセスアドレス
が、バツフアメモリのデータ登録単位であるブロ
ツクの境界アドレスを越えるデータストアである
時と、前記境界アドレスを越えないがベクトルデ
ータアクセスの最後のデータストアである時と、
及び間接アドレス形式のインダイレクトアクセス
を行う時とにのみ、前記第２のタグに対して無効
化のチエツクを要求するフラグをオンにし、第２
のタグの該当するアドレスを無効化する処理を行
わせることを特徴とする主記憶一致制御方式。