JPS61282933A - デイジタル信号処理プロセツサ - Google Patents
デイジタル信号処理プロセツサInfo
- Publication number
- JPS61282933A JPS61282933A JP60124516A JP12451685A JPS61282933A JP S61282933 A JPS61282933 A JP S61282933A JP 60124516 A JP60124516 A JP 60124516A JP 12451685 A JP12451685 A JP 12451685A JP S61282933 A JPS61282933 A JP S61282933A
- Authority
- JP
- Japan
- Prior art keywords
- data memory
- general
- address
- contents
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- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号処理分野に用いられるディジ
タル信号処理プロセッサに関するものである。
タル信号処理プロセッサに関するものである。
従来の技術
ディジタル信号処理を目的としたマイクロプロセッサが
開発、実用化されている。このようなマイクロプロセッ
サはアーキテクチャ上の特長としてデータを高速にアク
セスし、高速演算を行うためにプログラム格納用メモリ
以外に２つの独立なデータメモリ空間を持っているもの
が多い。
開発、実用化されている。このようなマイクロプロセッ
サはアーキテクチャ上の特長としてデータを高速にアク
セスし、高速演算を行うためにプログラム格納用メモリ
以外に２つの独立なデータメモリ空間を持っているもの
が多い。
以下、図面を参照しながら上述したような従来の信号処
理プロセッサについて説明する。
理プロセッサについて説明する。
第２図は従来の信号処理プロセッサのブロック図である
。第２図において、１はプログラムを格納する命令メモ
リ、２はプログラムカウンタ、３は制御部、４はデータ
メモ！７Ｘ、５と６はデータメモリＸにアドレスを与え
るポインタＰＸＡ及びポインタＰＸＢ、７は加算器、８
はポインタＰＸＡ６又はＰＸＢｅを修飾するための定数
（この例では、ｏ、±１．±２とする）、９は同じくポ
インタＰＸＡｓ又はＰＸＢｅを修飾するための増分レジ
スタ、１ｏはデータメモリＹ、１１はデータメモリＹに
アドレスを与えるアドレスカウンタ、１２は汎用レジス
タ（この例ではＲｏ、Ｒ１゜Ｒ２、Ｒ３の４本のレジス
タを含む）、１３は乗算器、１４はバレルシフタ、１６
は算術演算・論理演算及び判定を行う回路（ＡＬＵ）で
ある。
。第２図において、１はプログラムを格納する命令メモ
リ、２はプログラムカウンタ、３は制御部、４はデータ
メモ！７Ｘ、５と６はデータメモリＸにアドレスを与え
るポインタＰＸＡ及びポインタＰＸＢ、７は加算器、８
はポインタＰＸＡ６又はＰＸＢｅを修飾するための定数
（この例では、ｏ、±１．±２とする）、９は同じくポ
インタＰＸＡｓ又はＰＸＢｅを修飾するための増分レジ
スタ、１ｏはデータメモリＹ、１１はデータメモリＹに
アドレスを与えるアドレスカウンタ、１２は汎用レジス
タ（この例ではＲｏ、Ｒ１゜Ｒ２、Ｒ３の４本のレジス
タを含む）、１３は乗算器、１４はバレルシフタ、１６
は算術演算・論理演算及び判定を行う回路（ＡＬＵ）で
ある。
１６はバスＡでデータメモリＸ４．データメモリＹ１０
、 ボイ７りＰＸＡ５ 、ＰＸＢｅ 、７）’Ｌ／ス
カウンタ１１．増分レジスタ９．汎用レジスタ１２ 、
ＡＬＵｌ ５の左側入力と接続される。１７はバスＢで
データメモリｘ４．汎用レジスタ１２゜乗算器１３の右
側入力、バレルシフタ１４と接続される。
、 ボイ７りＰＸＡ５ 、ＰＸＢｅ 、７）’Ｌ／ス
カウンタ１１．増分レジスタ９．汎用レジスタ１２ 、
ＡＬＵｌ ５の左側入力と接続される。１７はバスＢで
データメモリｘ４．汎用レジスタ１２゜乗算器１３の右
側入力、バレルシフタ１４と接続される。
以上のように構成された従来のディジタル信号処理プロ
セッサについてその動作を説明する。
セッサについてその動作を説明する。
命令メモリ１にはプログラムが格納されそのアドレスは
プログラムカウンタ２によって与えられ、内容が制御部
３に読み出される。制御部３はこの命令を解読してプロ
セッサの各部の制御を行う。
プログラムカウンタ２によって与えられ、内容が制御部
３に読み出される。制御部３はこの命令を解読してプロ
セッサの各部の制御を行う。
データメモリｘ４とデータメモリＹ１０は演算を行うデ
ータもしくは演算に必要な定数等を格納する。データメ
モリｘ４のアドレスはポインタＰｘＡ５又はｐｘＢｓの
いずれかを選択して与えられる。その後この値は加算器
７を用いて定数８もしくは増分レジスタ９の内容が加算
されてもとのポインタに格納される。このようにしてポ
インタ修飾はＡＬＵｌｓによるデータ系列に対する演算
とは独立に行なえる。このようにしてアクセスされたデ
ータメモリｘ４の内容はバスＡ１６とバスＢ１７を通じ
て読み出し又は書き込みが行なわれる。データメモリＹ
１０のアドレスはアドレスカウンタ１１によって与えら
れる。カウンタの内容は制御により自動的にインクリメ
ントされる。このようにしてアクセスされたデータメモ
リＹ１０の内容は乗算器１３の左側入力又はバスＡ１ｅ
に読み出されるかバスＡ１６を通じて書き込まれる。
ータもしくは演算に必要な定数等を格納する。データメ
モリｘ４のアドレスはポインタＰｘＡ５又はｐｘＢｓの
いずれかを選択して与えられる。その後この値は加算器
７を用いて定数８もしくは増分レジスタ９の内容が加算
されてもとのポインタに格納される。このようにしてポ
インタ修飾はＡＬＵｌｓによるデータ系列に対する演算
とは独立に行なえる。このようにしてアクセスされたデ
ータメモリｘ４の内容はバスＡ１６とバスＢ１７を通じ
て読み出し又は書き込みが行なわれる。データメモリＹ
１０のアドレスはアドレスカウンタ１１によって与えら
れる。カウンタの内容は制御により自動的にインクリメ
ントされる。このようにしてアクセスされたデータメモ
リＹ１０の内容は乗算器１３の左側入力又はバスＡ１ｅ
に読み出されるかバスＡ１６を通じて書き込まれる。
乗算器１３はデータメモリＹ１０の内容とデータメモリ
ｘ４の内容の乗算もしくはデータメモリＹ１０の内容と
汎用レジスタ１２の内容の乗算を１マシンサイクルで行
い結果をバレルシフタ１４に出力する。バレルシフタ１
４はバスＢ１７の内容又は乗算器１３の内容のいずれか
を任意のビット数だけシフトしてＡＬＵｌ ５の右側入
力へ出力する。ＡＬＵｌ ５はバスＡ１６の内容とバレ
ルシフタ１４の出力を用いて演算及び判定を施して結果
を汎用レジスタ１２のいずれかのレジスタに書き込む。
ｘ４の内容の乗算もしくはデータメモリＹ１０の内容と
汎用レジスタ１２の内容の乗算を１マシンサイクルで行
い結果をバレルシフタ１４に出力する。バレルシフタ１
４はバスＢ１７の内容又は乗算器１３の内容のいずれか
を任意のビット数だけシフトしてＡＬＵｌ ５の右側入
力へ出力する。ＡＬＵｌ ５はバスＡ１６の内容とバレ
ルシフタ１４の出力を用いて演算及び判定を施して結果
を汎用レジスタ１２のいずれかのレジスタに書き込む。
乗算器１３の出力又はバスＢ１７の内容はバレルシフタ
１４でのシフト操作及びＡ Ｌ Ｕ １５での演算を１
マシンサイクルの間で完了して汎用レジスタ１２に書き
込まれる。
１４でのシフト操作及びＡ Ｌ Ｕ １５での演算を１
マシンサイクルの間で完了して汎用レジスタ１２に書き
込まれる。
このような構成では乗算器１３での乗算とＡＬＵ１６で
の演算がパイプライン的に行なわれこれによって積和演
算が次に示すようになされる。
の演算がパイプライン的に行なわれこれによって積和演
算が次に示すようになされる。
Ｒｏ＝Ｒｏ＋（データメモリＹの内容）×（データメモ
リＸの内容）この例ではデータメモリＹ１０内のデータ
系列とデータメモリス４内のデータ系列が順に読み出さ
れて乗算される。同時にＲｏがバスＡ１６を通してＡＬ
Ｕｌｓに入力され、１マシンサイクル前の乗算結果と加
算されて結果が汎用レジスタ１２内のＲｏに累積されて
ゆく。データメモリＹ１０内のデータ系列はアドレスカ
ウンタ１１によってアクセスされ、データメモリス４内
のデータ系列ハポインタＰＸＡｓ又はＰＸＡｅによって
順次アクセスされる。
リＸの内容）この例ではデータメモリＹ１０内のデータ
系列とデータメモリス４内のデータ系列が順に読み出さ
れて乗算される。同時にＲｏがバスＡ１６を通してＡＬ
Ｕｌｓに入力され、１マシンサイクル前の乗算結果と加
算されて結果が汎用レジスタ１２内のＲｏに累積されて
ゆく。データメモリＹ１０内のデータ系列はアドレスカ
ウンタ１１によってアクセスされ、データメモリス４内
のデータ系列ハポインタＰＸＡｓ又はＰＸＡｅによって
順次アクセスされる。
このように信号処理プロセッサにおいてはデータ系列の
乗算と加算が間断なく高速に行なわれることができる。
乗算と加算が間断なく高速に行なわれることができる。
発明が解決しようとする問題点“
しかしながら、信号処理における演算において速度を落
とさず並行により多くのデータ系列のアクセスを行いた
いという要請が高まってきた。そのためにはデータメモ
リｘ４のポインタの個数を増やせば良いがそのためにチ
・ツブ面積の増大を招きしかもこのような構成ではポイ
ンタに用いるレジスタや加算器７の使用効率が悪く汎用
性が持たされないという問題点があった。
とさず並行により多くのデータ系列のアクセスを行いた
いという要請が高まってきた。そのためにはデータメモ
リｘ４のポインタの個数を増やせば良いがそのためにチ
・ツブ面積の増大を招きしかもこのような構成ではポイ
ンタに用いるレジスタや加算器７の使用効率が悪く汎用
性が持たされないという問題点があった。
本発明はかかる点に鑑み、データメモリのデータ系列を
最も効率良くアクセスし、しかもアドレスを生成するた
めのレジスタや加算器を最大限に利用することができ汎
用レジスタを柔軟に用いることができるディジタル信号
処理プロセッサを提供することを目的とする。
最も効率良くアクセスし、しかもアドレスを生成するた
めのレジスタや加算器を最大限に利用することができ汎
用レジスタを柔軟に用いることができるディジタル信号
処理プロセッサを提供することを目的とする。
問題点を解決するための手段
本発明は命令を格納する命令メモリと、演算すべきデー
タを格納する第１及び第２のデータメモリと、第１のデ
ータメモリのアドレスを与える複数の汎用レジスタと、
第２のデータメモリのアドレスを与えるアドレスカウン
タと、上記第１．第２のデータメモリ又は上記汎用レジ
スタの内容を用いて演算・判定を行う第１の演算部と、
上記汎用レジスタの内容を修飾し結果の判定を行う第２
の演算部を備えたディジタル信号処理プロセッサである
。
タを格納する第１及び第２のデータメモリと、第１のデ
ータメモリのアドレスを与える複数の汎用レジスタと、
第２のデータメモリのアドレスを与えるアドレスカウン
タと、上記第１．第２のデータメモリ又は上記汎用レジ
スタの内容を用いて演算・判定を行う第１の演算部と、
上記汎用レジスタの内容を修飾し結果の判定を行う第２
の演算部を備えたディジタル信号処理プロセッサである
。
作 用
本発明は前記した構成により、汎用レジスタのうちの任
意のレジスタにより第１のデータメモリにアドレスを与
えることができ、残りのレジスタを信号処理の演算用に
用いることができる。このようにデータメモリ内のデー
タ系列を最も効率よくアクセスするように汎用レジスタ
を割りあてることができる。また第１の演算部を信号処
理の演算だけでなくアドレス計算に用いることができる
と同時に第２の演算部をアドレス計算以外の演算・判定
に用いることもできる。
意のレジスタにより第１のデータメモリにアドレスを与
えることができ、残りのレジスタを信号処理の演算用に
用いることができる。このようにデータメモリ内のデー
タ系列を最も効率よくアクセスするように汎用レジスタ
を割りあてることができる。また第１の演算部を信号処
理の演算だけでなくアドレス計算に用いることができる
と同時に第２の演算部をアドレス計算以外の演算・判定
に用いることもできる。
実施例
第１図は本発明の実施例におけるディジタル信号処理プ
ロセ、ンサのブロック図を示すものである。
ロセ、ンサのブロック図を示すものである。
第１図において、１はプログラムを格納する命令メモリ
、２はプログラムカウンタ、３は制御部、４はデータメ
モＩＪ Ｘ、１８は演算データを格納しかつデータメモ
リｘ４のアドレスを与える汎用レジスタ（コノ例ではＲ
Ｏ，Ｒ１、Ｒ２，Ｒａ。
、２はプログラムカウンタ、３は制御部、４はデータメ
モＩＪ Ｘ、１８は演算データを格納しかつデータメモ
リｘ４のアドレスを与える汎用レジスタ（コノ例ではＲ
Ｏ，Ｒ１、Ｒ２，Ｒａ。
Ｒ４，Ｒｓの６本のレジスタを含む）、７は加算器、８
は加算器７を用いて汎用レジスタ１８の値を修飾するだ
めの定数（この例では０．±１．±２とする）、９は同
じく汎用レジスタ１８の値を修飾するための増分レジス
タ、１ＱはデータメモリＹ、１１はデータメモリＹにア
ドレスを与えるアドレスカウンタ、１３は乗算器、１４
はバレルシフタ、１６は算術演算・論理演算及び判定を
行う回路（ＡＬＵ）、１９は加算器７の出力結果に基づ
いて判定を行うためのサインフラグとゼロフラグ、２ｏ
はバスＡでデータメモリＸ４．データメモリＹ１ｏ、ア
ドレスカウンタ１１．増分レジスタ９．汎用レジスタ１
ｓ、ＡＬＵｌｓの左側入力と接続される。２１はバスＢ
でデータメモリＸ４゜汎用レジスタ１８９乗算器１３の
右側入力、バレルシフタ１４と接続される。
は加算器７を用いて汎用レジスタ１８の値を修飾するだ
めの定数（この例では０．±１．±２とする）、９は同
じく汎用レジスタ１８の値を修飾するための増分レジス
タ、１ＱはデータメモリＹ、１１はデータメモリＹにア
ドレスを与えるアドレスカウンタ、１３は乗算器、１４
はバレルシフタ、１６は算術演算・論理演算及び判定を
行う回路（ＡＬＵ）、１９は加算器７の出力結果に基づ
いて判定を行うためのサインフラグとゼロフラグ、２ｏ
はバスＡでデータメモリＸ４．データメモリＹ１ｏ、ア
ドレスカウンタ１１．増分レジスタ９．汎用レジスタ１
ｓ、ＡＬＵｌｓの左側入力と接続される。２１はバスＢ
でデータメモリＸ４゜汎用レジスタ１８９乗算器１３の
右側入力、バレルシフタ１４と接続される。
以上のように構成された本実施例のディジタル信号処理
プロセッサについて以下その動作を説明する０ 命令メモリ１にはプログラムが格納されそのアドレスは
プログラムカウンタ２によって与えられ、内容が制御部
３に読み出される。制御部３はこの命令を解読してプロ
セッサの各部の制御を行う。
プロセッサについて以下その動作を説明する０ 命令メモリ１にはプログラムが格納されそのアドレスは
プログラムカウンタ２によって与えられ、内容が制御部
３に読み出される。制御部３はこの命令を解読してプロ
セッサの各部の制御を行う。
データメモリＸ４とデータメモリＹ１０は演算を行うデ
ータもしくは演算に必要な定数等を格納する。データメ
モリｘ４のアドレスは汎用レジスタ１８の６本のレジス
タのうちのいずれかを選択して与えられる。その後この
値は定数８もしくは増分レジスタ９の内容が加算されて
もとのレジスタに格納される。このデータメモリｘ４に
対するアドレス修飾は用いるレジスタ全体としては共用
されるもののＡＬＵ１６における演算とは独立に行なえ
る。このようにしてアクセスされたデータメモリｘ４の
内容はバスＡ２０とバスＢ２１を通じて読み出し又は書
き込みが行なわれる。さらにフラグ１９は加算器７の出
力値に応じ、零検出とサインビットの出力を行う。これ
により加算器７による判断が可能となる。
ータもしくは演算に必要な定数等を格納する。データメ
モリｘ４のアドレスは汎用レジスタ１８の６本のレジス
タのうちのいずれかを選択して与えられる。その後この
値は定数８もしくは増分レジスタ９の内容が加算されて
もとのレジスタに格納される。このデータメモリｘ４に
対するアドレス修飾は用いるレジスタ全体としては共用
されるもののＡＬＵ１６における演算とは独立に行なえ
る。このようにしてアクセスされたデータメモリｘ４の
内容はバスＡ２０とバスＢ２１を通じて読み出し又は書
き込みが行なわれる。さらにフラグ１９は加算器７の出
力値に応じ、零検出とサインビットの出力を行う。これ
により加算器７による判断が可能となる。
データメモリＹ１０のアドレスはアドレスカウンタ１１
によって与えられる。アドレスカウンタ１１の内容は制
御により自動的にインクリメントされる。このようにし
てアクセスされたデータメモ１ＪＹ１０の内容は乗算器
１３の左側入力とバスＡ２０に読み出されるかバスＡ２
０を通じて書き込まれる。
によって与えられる。アドレスカウンタ１１の内容は制
御により自動的にインクリメントされる。このようにし
てアクセスされたデータメモ１ＪＹ１０の内容は乗算器
１３の左側入力とバスＡ２０に読み出されるかバスＡ２
０を通じて書き込まれる。
乗算器１３．バレルシフタ１４．ＡＬＵ１６の動作は従
来例と同一である。
来例と同一である。
以上のように本実施例によれば、従来、データメモリｘ
４のアドレスを与える機能のみしかなかったアドレスポ
インタＰＸＡｓ 、ＰＸＢｓを汎用レジスタ１８に組み
入れまた従来ポインタの修飾のためにだけしか用いるこ
とのできなかった加算器７を汎用レジスタ１８に対して
有効とし、しかも判断のための７ラグ１９を設けること
によって、用いるアルゴリズムの要求に従い、汎用レジ
スタ１８のうちの任意のレジスタをデータメモリｘ４の
アドレスポインタとして用いることができる。
４のアドレスを与える機能のみしかなかったアドレスポ
インタＰＸＡｓ 、ＰＸＢｓを汎用レジスタ１８に組み
入れまた従来ポインタの修飾のためにだけしか用いるこ
とのできなかった加算器７を汎用レジスタ１８に対して
有効とし、しかも判断のための７ラグ１９を設けること
によって、用いるアルゴリズムの要求に従い、汎用レジ
スタ１８のうちの任意のレジスタをデータメモリｘ４の
アドレスポインタとして用いることができる。
またアドレス修飾を行わないルーチンにおいては加算器
７と汎用レジスタ１８を用いて判断が必要なカウンタ操
作等をＡＬＵｌｇの演算とは独立に行なわせることがで
き汎用レジスタ１８．と加算器７の有効利用が可能とな
る。さらにＡＬＵｌ ５を信号処理の演算だけでなく必
要ならばアドレス計算のための演算に用いることもでき
る。
７と汎用レジスタ１８を用いて判断が必要なカウンタ操
作等をＡＬＵｌｇの演算とは独立に行なわせることがで
き汎用レジスタ１８．と加算器７の有効利用が可能とな
る。さらにＡＬＵｌ ５を信号処理の演算だけでなく必
要ならばアドレス計算のための演算に用いることもでき
る。
発明の詳細
な説明したように、本発明によれば汎用レジスタのうち
の任意の複数個のレジスタによりデータメモリにアドレ
スを与えて残りのレジスタを信号処理の演算に用いるこ
とによりデータメモリ内のデータ系列を最も効率よくア
クセスするように汎用レジスタを割りあてることができ
、しかも本来アドレスを生成するための演算部を汎用的
に効率よく用いることができる。これにより信号処理の
プログラムが柔軟に記述でき処理速度を高めることがで
きるものであり、その実用的効果は大なるものがある。
の任意の複数個のレジスタによりデータメモリにアドレ
スを与えて残りのレジスタを信号処理の演算に用いるこ
とによりデータメモリ内のデータ系列を最も効率よくア
クセスするように汎用レジスタを割りあてることができ
、しかも本来アドレスを生成するための演算部を汎用的
に効率よく用いることができる。これにより信号処理の
プログラムが柔軟に記述でき処理速度を高めることがで
きるものであり、その実用的効果は大なるものがある。
第１図は本発明の一実施例のディジタル信号処理プロセ
ッサのブロック図、第２図は従来のディジタル信号処理
プロセッサのブロック図である。 １・・・・・・命令メモリ、４，１０・・・・・・デー
タメモリ、了・・・・・・加算器、８・・・・・・定数
、９・・・・・・増分レジスタ、１３・・・・・・乗算
器、１４・・・・・・バレルシフタ、１６・・・・・・
ＡＬＵ、１ａ・・・・・・汎用レジスタ、１９・・・・
・・サインフラグおよびゼロフラグ。
ッサのブロック図、第２図は従来のディジタル信号処理
プロセッサのブロック図である。 １・・・・・・命令メモリ、４，１０・・・・・・デー
タメモリ、了・・・・・・加算器、８・・・・・・定数
、９・・・・・・増分レジスタ、１３・・・・・・乗算
器、１４・・・・・・バレルシフタ、１６・・・・・・
ＡＬＵ、１ａ・・・・・・汎用レジスタ、１９・・・・
・・サインフラグおよびゼロフラグ。
Claims (1)
- 命令を格納する命令メモリと、演算すべきデータを格納
する第１及び第２のデータメモリと、第１のデータメモ
リのアドレスを与える複数の汎用レジスタと、第２のデ
ータメモリのアドレスを与えるアドレスカウンタと、上
記第１、第２のデータメモリ又は上記汎用レジスタの内
容を用いて演算・判定を行う第１の演算部と、上記汎用
レジスタの内容を修飾し結果の判定を行う第２の演算部
を備えたことを特徴とするディジタル信号処理プロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124516A JPS61282933A (ja) | 1985-06-07 | 1985-06-07 | デイジタル信号処理プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124516A JPS61282933A (ja) | 1985-06-07 | 1985-06-07 | デイジタル信号処理プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61282933A true JPS61282933A (ja) | 1986-12-13 |
Family
ID=14887411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60124516A Pending JPS61282933A (ja) | 1985-06-07 | 1985-06-07 | デイジタル信号処理プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61282933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647227A (en) * | 1987-06-02 | 1989-01-11 | Itt Ind Gmbh Deutsche | Central processor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178544A (ja) * | 1983-03-30 | 1984-10-09 | Fujitsu Ltd | メモリアクセス回路 |
| JPS6017538A (ja) * | 1983-07-11 | 1985-01-29 | Hitachi Ltd | 命令処理装置 |
| JPS6079430A (ja) * | 1983-10-07 | 1985-05-07 | Fujitsu Ltd | アドレス制御方式 |
-
1985
- 1985-06-07 JP JP60124516A patent/JPS61282933A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178544A (ja) * | 1983-03-30 | 1984-10-09 | Fujitsu Ltd | メモリアクセス回路 |
| JPS6017538A (ja) * | 1983-07-11 | 1985-01-29 | Hitachi Ltd | 命令処理装置 |
| JPS6079430A (ja) * | 1983-10-07 | 1985-05-07 | Fujitsu Ltd | アドレス制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647227A (en) * | 1987-06-02 | 1989-01-11 | Itt Ind Gmbh Deutsche | Central processor |
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