JPH0445302Y2 - - Google Patents
Info
- Publication number
- JPH0445302Y2 JPH0445302Y2 JP10210886U JP10210886U JPH0445302Y2 JP H0445302 Y2 JPH0445302 Y2 JP H0445302Y2 JP 10210886 U JP10210886 U JP 10210886U JP 10210886 U JP10210886 U JP 10210886U JP H0445302 Y2 JPH0445302 Y2 JP H0445302Y2
- Authority
- JP
- Japan
- Prior art keywords
- timer
- data
- switch
- storage means
- controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
［考案の技術分野］
本考案は、キー入力などによりオンタイム、オ
フタイム、タイマ制御機器選択などのデータを入
力可能なタイマ装置に関するものである。
フタイム、タイマ制御機器選択などのデータを入
力可能なタイマ装置に関するものである。
［考案の技術的背景及びその問題点］
従来、この種のタイマ装置として第２図に示す
ようなものがある。図において、INはAC100V
電源が入力される電源入力端子、OUT1は
AC100V電源を出力する電源出力端子、OUT2は
タイマ制御機器選択データとしてのフアンクシヨ
ンデータを出力するデータ出力端子であり、電源
入力端子INと電源出力端子OUT1との間には、
バイパススイツチ１とタイマ制御スイツチ２との
並列回路が接続されている。バイパススイツチ１
は手動により、タイマ制御スイツチ２はコントロ
ーラ３の制御によりそれぞれ切換えられる。コン
トローラ３は入力設定手段としてのキーマトリツ
クス４により入力されるタイマオンタイム、タイ
マオフタイム、タイマオン・オフ時のタイマ制御
機器選択のためのフアンクシヨンデータなどを記
憶するメモリ3aを有し、タイマ制御スイツチ２
の切換えを制御すると共にスイツチ５を通じて出
力端子OUT2にフアンクシヨンデータを出力す
る。なお、スイツチ５は、バイパススイツチ１の
オン・オフに応じてＬ，Ｈレベルとなる制御信号
によりそれぞれオン・オフされ、コントローラ３
からのフアンクシヨンデータの出力を制御する。
ようなものがある。図において、INはAC100V
電源が入力される電源入力端子、OUT1は
AC100V電源を出力する電源出力端子、OUT2は
タイマ制御機器選択データとしてのフアンクシヨ
ンデータを出力するデータ出力端子であり、電源
入力端子INと電源出力端子OUT1との間には、
バイパススイツチ１とタイマ制御スイツチ２との
並列回路が接続されている。バイパススイツチ１
は手動により、タイマ制御スイツチ２はコントロ
ーラ３の制御によりそれぞれ切換えられる。コン
トローラ３は入力設定手段としてのキーマトリツ
クス４により入力されるタイマオンタイム、タイ
マオフタイム、タイマオン・オフ時のタイマ制御
機器選択のためのフアンクシヨンデータなどを記
憶するメモリ3aを有し、タイマ制御スイツチ２
の切換えを制御すると共にスイツチ５を通じて出
力端子OUT2にフアンクシヨンデータを出力す
る。なお、スイツチ５は、バイパススイツチ１の
オン・オフに応じてＬ，Ｈレベルとなる制御信号
によりそれぞれオン・オフされ、コントローラ３
からのフアンクシヨンデータの出力を制御する。
以上構成を説明した従来装置の動作を以下説明
する。キーマトリツクス４によりタイマオンタイ
ム、タイマオフタイム及び制御フアンクシヨンを
入力すると、これらがコントローラ３のメモリ３
ａに記憶される。タイマオン時には、コントロー
ラ３によりタイマ制御スイツチ２がオンされる。
このとき、バイパススイツチ１がオンである場
合、バイパススイツチ１からの制御信号によりス
イツチ５はオフ状態にされている。このため、タ
イマオンとなつてもメモリ３ａに記憶されている
フアンクシヨンデータは出力端子OUT2から出力
されない。すなわち、タイマオンでもバイパスス
イツチ１がオン状態なら現状の状態を維持する。
する。キーマトリツクス４によりタイマオンタイ
ム、タイマオフタイム及び制御フアンクシヨンを
入力すると、これらがコントローラ３のメモリ３
ａに記憶される。タイマオン時には、コントロー
ラ３によりタイマ制御スイツチ２がオンされる。
このとき、バイパススイツチ１がオンである場
合、バイパススイツチ１からの制御信号によりス
イツチ５はオフ状態にされている。このため、タ
イマオンとなつてもメモリ３ａに記憶されている
フアンクシヨンデータは出力端子OUT2から出力
されない。すなわち、タイマオンでもバイパスス
イツチ１がオン状態なら現状の状態を維持する。
バイパススイツチ１がオフのときは、バイパス
スイツチ１からの制御信号によりスイツチ５はオ
ン状態にあるので、タイマオンに応じメモリ３ａ
からのフアンクシヨンデータはスイツチ５を通過
し、出力端子OUT2から出力され、タイマ動作が
行われるようになる。
スイツチ１からの制御信号によりスイツチ５はオ
ン状態にあるので、タイマオンに応じメモリ３ａ
からのフアンクシヨンデータはスイツチ５を通過
し、出力端子OUT2から出力され、タイマ動作が
行われるようになる。
ところが、上述した従来の装置では、ユーザが
バイパススイツチ１をオン状態にしてオーデイオ
機器を動作させている限り、タイマ制御が不可能
である。従つて、タイマ連動による制御を行うた
めには、ユーザは忘れずにバイパススイツチ１を
オフにすることが必要であり、この操作を忘れる
と重要な録音などに支障をきたすようになる。
バイパススイツチ１をオン状態にしてオーデイオ
機器を動作させている限り、タイマ制御が不可能
である。従つて、タイマ連動による制御を行うた
めには、ユーザは忘れずにバイパススイツチ１を
オフにすることが必要であり、この操作を忘れる
と重要な録音などに支障をきたすようになる。
［考案の目的］
本考案は、上述した従来のものの欠点を除去す
るためになされたもので、バイパススイツチがい
かなる状態にあつても重要なフアンクシヨンを選
択できるようになし、例えば重要な録音をし損う
ことがないようにしたタイマ装置を提供すること
を目的としている。
るためになされたもので、バイパススイツチがい
かなる状態にあつても重要なフアンクシヨンを選
択できるようになし、例えば重要な録音をし損う
ことがないようにしたタイマ装置を提供すること
を目的としている。
［考案の概要］
上述した目的を達成するため考案によりなされ
たタイマ装置は、タイマ制御機器選択データの優
先度を表わすデータとバイパススイツチの状態と
の論理処理によりタイマ制御機器選択データの出
力を制御することにより、バイパススイツチがバ
イパス状態にあつても優先度データによりタイマ
制御機器選択データを出力できるようにして、重
要な例えば録音をし損うことがないようにしてい
る。
たタイマ装置は、タイマ制御機器選択データの優
先度を表わすデータとバイパススイツチの状態と
の論理処理によりタイマ制御機器選択データの出
力を制御することにより、バイパススイツチがバ
イパス状態にあつても優先度データによりタイマ
制御機器選択データを出力できるようにして、重
要な例えば録音をし損うことがないようにしてい
る。
［実施例］
以下、本考案の実施例を図に基づいて説明す
る。
る。
第１図は本考案によるタイマ装置の一実施例を
示すブロツク回路図であり、第２図について上述
したものと同等の部分には同一の符号を付してあ
る。
示すブロツク回路図であり、第２図について上述
したものと同等の部分には同一の符号を付してあ
る。
コントローラ３はキーマトリツクス４により入
力されるオンタイム、オフタイム及びフアンクシ
ヨンデータを記憶するメモリ３ａの他に、キーマ
トリツクス４により入力されるタイマの優先度を
記憶するメモリ３ｂを有する。メモリ３ｂに記憶
されている優先度は高いものがＨにより、低いも
のがＬによりそれぞれ指示され、メモリ３ａに記
憶されているフアンクシヨンデータの各々に対応
して付与される。
力されるオンタイム、オフタイム及びフアンクシ
ヨンデータを記憶するメモリ３ａの他に、キーマ
トリツクス４により入力されるタイマの優先度を
記憶するメモリ３ｂを有する。メモリ３ｂに記憶
されている優先度は高いものがＨにより、低いも
のがＬによりそれぞれ指示され、メモリ３ａに記
憶されているフアンクシヨンデータの各々に対応
して付与される。
メモリ３ｂからの優先度データは、対応するフ
アンクシヨンデータがコントローラ３から出力さ
れるとき同時に出力され、一方の入力にバイパス
スイツチ１からの制御信号が入力されている論理
和回路１０の他方の入力に入力される。論理和回
路１０はバイパススイツチ１からの制御信号とコ
ントローラ３からの優先度データとの論理和をと
り、スイツチ５のオン・オフを制御する信号を出
力する。
アンクシヨンデータがコントローラ３から出力さ
れるとき同時に出力され、一方の入力にバイパス
スイツチ１からの制御信号が入力されている論理
和回路１０の他方の入力に入力される。論理和回
路１０はバイパススイツチ１からの制御信号とコ
ントローラ３からの優先度データとの論理和をと
り、スイツチ５のオン・オフを制御する信号を出
力する。
コントローラ３はまた、オンタイム時にＨレベ
ルの信号を出力してインジケータ１１を点灯し、
オンタイム中であることを知らせることができる
ようになつている。
ルの信号を出力してインジケータ１１を点灯し、
オンタイム中であることを知らせることができる
ようになつている。
以上の構成において、以下その動作を説明す
る。
る。
タイマ設定時に、キーマトリツクス４によりタ
イマオンタイム、タイマオフタイム、制御すべき
オーデイオ機器のフアンクシヨンデータ及び優先
度データを入力し、コントローラ３中のそれぞれ
のメモリ３ａ，３ｂに記憶させる。
イマオンタイム、タイマオフタイム、制御すべき
オーデイオ機器のフアンクシヨンデータ及び優先
度データを入力し、コントローラ３中のそれぞれ
のメモリ３ａ，３ｂに記憶させる。
以上の状態において、バイパススイツチ１がオ
ン状態にあるときには、バイパススイツチ１から
論理和回路１０の一方の入力に入力される制御信
号はＬである。ここでタイマがオンすると、メモ
リ３ｂから優先度データが論理和回路１０の他方
の入力に入力される。優先度データがＨであり、
今出力されているフアンクシヨンデータの優先度
が高い場合には、論理和回路１０の出力がＨレベ
ルとなり、スイツチ５がオンされるため、フアン
クシヨンデータはバイパススイツチ１がオンされ
ているにもかかわらず、スイツチ５を通じて出力
端子OUT2から出力されるようになる。しかし、
タイマオンタイムにおいて出力されるフアンクシ
ヨンデータの優先度が低く、メモリ３ｂからの優
先度データがＬのときには、論理和回路１０の出
力はＬのままでスイツチ５はオフ状態に維持され
る。
ン状態にあるときには、バイパススイツチ１から
論理和回路１０の一方の入力に入力される制御信
号はＬである。ここでタイマがオンすると、メモ
リ３ｂから優先度データが論理和回路１０の他方
の入力に入力される。優先度データがＨであり、
今出力されているフアンクシヨンデータの優先度
が高い場合には、論理和回路１０の出力がＨレベ
ルとなり、スイツチ５がオンされるため、フアン
クシヨンデータはバイパススイツチ１がオンされ
ているにもかかわらず、スイツチ５を通じて出力
端子OUT2から出力されるようになる。しかし、
タイマオンタイムにおいて出力されるフアンクシ
ヨンデータの優先度が低く、メモリ３ｂからの優
先度データがＬのときには、論理和回路１０の出
力はＬのままでスイツチ５はオフ状態に維持され
る。
バイパススイツチ１がオフしている状態では、
バイパススイツチ１から論理和回路１０の一方の
入力に入力されている制御信号がＨで、論理和回
路１０の出力もＨとなつているため、スイツチ５
はオン状態に維持されている。従つて、タイマが
オンしたとき、メモリ３ａからのフアンクシヨン
データはメモリ３ｂからの優先度データのいかん
にかかわず、スイツチ５を通じ出力端子OUT2か
ら出力される。
バイパススイツチ１から論理和回路１０の一方の
入力に入力されている制御信号がＨで、論理和回
路１０の出力もＨとなつているため、スイツチ５
はオン状態に維持されている。従つて、タイマが
オンしたとき、メモリ３ａからのフアンクシヨン
データはメモリ３ｂからの優先度データのいかん
にかかわず、スイツチ５を通じ出力端子OUT2か
ら出力される。
タイマがオンしたとき、コントローラ３が出力
する信号によりインジケータ１１が点灯され、設
定したタイマ時刻になつたことが報知される。
する信号によりインジケータ１１が点灯され、設
定したタイマ時刻になつたことが報知される。
なお、図示実施例では、バイパススイツチ１の
状態及び優先度データにより論理和をとり、その
結果によりフアンクシヨンデータ出力用のスイツ
チのオン・オフを行つているが、この動作はマイ
クロコンピユータ等を用いて実現することも可能
である。
状態及び優先度データにより論理和をとり、その
結果によりフアンクシヨンデータ出力用のスイツ
チのオン・オフを行つているが、この動作はマイ
クロコンピユータ等を用いて実現することも可能
である。
［効果］
以上説明したように本考案によれば、タイマ制
御機器選択データの優先度を表わすデータも記憶
でき、該優先度データとバイパススイツチの状態
の論理処理によりタイマ制御機器選択データの出
力を制御するようにしているため、バイパススイ
ツチの状態のみによりタイマ制御機器選択データ
の出力を制御している従来のものの問題点がなく
なり、優先度が高いときにはバイパススイツチの
状態によらずにタイマ制御機器選択データを出力
することができるようになり、例えば重要な録音
などを逃がしてしまうというようなことをなくす
ることができる。
御機器選択データの優先度を表わすデータも記憶
でき、該優先度データとバイパススイツチの状態
の論理処理によりタイマ制御機器選択データの出
力を制御するようにしているため、バイパススイ
ツチの状態のみによりタイマ制御機器選択データ
の出力を制御している従来のものの問題点がなく
なり、優先度が高いときにはバイパススイツチの
状態によらずにタイマ制御機器選択データを出力
することができるようになり、例えば重要な録音
などを逃がしてしまうというようなことをなくす
ることができる。
また、タイマオン時にそのことを報知する報知
手段を作動するようになつているため、優先度が
低くしかもバイパススイツチの状態によりタイマ
制御機器選択データを出力していないとき、ユー
ザがこれに適切に対処できるようにタイマオンを
知らせることができる。
手段を作動するようになつているため、優先度が
低くしかもバイパススイツチの状態によりタイマ
制御機器選択データを出力していないとき、ユー
ザがこれに適切に対処できるようにタイマオンを
知らせることができる。
第１図は本考案によるタイマ装置の一実施例を
示すブロツク図、及び第２図は従来装置の一実施
例を示すブロツク図である。 １……バイパススイツチ、２……タイマ制御ス
イツチ、３……コントローラ、３ａ……メモリ、
３ｂ……メモリ、４……キーマトリツクス、５…
…スイツチ、１０……論理和回路、１１……イン
ジケータ。
示すブロツク図、及び第２図は従来装置の一実施
例を示すブロツク図である。 １……バイパススイツチ、２……タイマ制御ス
イツチ、３……コントローラ、３ａ……メモリ、
３ｂ……メモリ、４……キーマトリツクス、５…
…スイツチ、１０……論理和回路、１１……イン
ジケータ。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 電源路に設けられたバイパススイツチとタイ
マ制御スイツチとの並列回路と、 キー入力などにより入力されるオンタイム、
オフタイム及びタイマ制御機器選択などのデー
タを記憶する記憶手段を有するコントローラと
を備え、 前記記憶手段に記憶されているデータに基づ
き前記コントローラによりタイマ制御スイツチ
を制御すると共に前記記憶手段からタイマ制御
機器選択データを出力するようにしたタイマ装
置において、 前記コントローラが前記記憶手段に記憶して
いるタイマ制御機器選択データの優先度を表わ
すデータを記憶する優先度データ記憶手段を更
に有し、 タイマオン時前記優先度データ記憶手段中の
データと前記バイパススイツチの状態との論理
処理によりタイマ制御機器選択データの出力を
制御するようにしたことを特徴とするタイマ装
置。 (2) 前記コントローラがタイマオン時にオンタイ
ムになつたことを報知する報知手段を作動する
信号を出力することを特徴とする実用新案登録
請求の範囲第(1)項記載のタイマ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210886U JPH0445302Y2 (ja) | 1986-07-04 | 1986-07-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210886U JPH0445302Y2 (ja) | 1986-07-04 | 1986-07-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310628U JPS6310628U (ja) | 1988-01-23 |
| JPH0445302Y2 true JPH0445302Y2 (ja) | 1992-10-26 |
Family
ID=30973452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10210886U Expired JPH0445302Y2 (ja) | 1986-07-04 | 1986-07-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445302Y2 (ja) |
-
1986
- 1986-07-04 JP JP10210886U patent/JPH0445302Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310628U (ja) | 1988-01-23 |
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