JPH0445604A

JPH0445604A - 演算増幅器

Info

Publication number: JPH0445604A
Application number: JP2402455A
Authority: JP
Inventors: Tatsuji Asakawa; 浅川辰司
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-12-14
Filing date: 1990-12-14
Publication date: 1992-02-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は、絶縁ゲート型電界効果トランジスタ（以下Ｍ
Ｏ３と称する）による演算増幅器に関するものである。［０００２］更に記述すれば、Ｃ−ＭＯ３構成を使用した演算増幅器
に関するものである。［０００３］

【従来の技術】

最近、飛躍的なデジタル部のＭＯＳ化の著しい中で、ア
ナログ部をそのＭＯ３製造プロセスの余り変更なく、で
きれば全くプロセスの変更を与えずに構成でき各種アナ
ログ回路とデジタル回路が同−ＭＯＳチップに集積され
、価格、信頼性、設計の容易性、応用性から理想的な構
成が求められている。［０００４］

【発明が解決しようとする課題】

Ｃ−ＭＯＳは通常オフ・ロジックであるためにトランジ
ェントステイトのみ電力を消費する極めて低消費電力の
素子構成である。［０００５］スイッチングレベルにしてもＭＯＳのスレッシュホルド
で決まるために一方が○Ｎすれば他方は○ＦＦするとい
った具合に安定であってそのＯＦＦインピーダンスが極
めて高いために論理振動が電源電圧まである。更に入力
バイアス電流にしても絶縁ゲートであるためにＭＯＳは
１Ｏ−１２Ａ程度であり、演算増幅器の理想的な高入力
インピーダンスが達成される。［０００６］本発明はこのことに鑑みてＣ−ＭＯＳを使用した演算増
幅器を提供せんとするものである。［０００７］

【課題を解決するための手段】

図１に揚げられるＭＯＳの電流、電圧時性は図２のよう
にそのゲートＧ−ソースＳ間電圧ｖＧｓを一定に保ち、
ドレインＤ−ソースＳ間電圧ｖＤＳを変えてＤ−３開電
流■Ｄｓをとると、ＭＯＳのスレッシュホルド電圧をＶ
ＧＴとすれば、Ｖ　ＤＳ　””　ＶＧＳ　　’ＧＴをを
境界にして不飽和領域Ａ、飽和領域Ｂが観測さ゛れる。Ｂは第一次近似でｖＤＳの線型変化領域であって、例え
ば図３に示されるように負荷直線りがＶＧｓ＝ｖＧ２ｓ
の■Ｄｓ＝■２Ｄｓなる点で交わっている時、ｖＧｓ−
■Ｇ２ｓ＋（■Ｇ１５−ｖＧ２Ｓ）″）信号”゛入６１
・ＶＤＳ＝　’Ｄｉｓ”・又’ＧＳ＝ゞＧ２Ｓ“”’Ｇ
３Ｓ　　”Ｇ２５）”信号が入るとＶＤｓ＝ｖＤ３ｓに
なることによって、ゲートに入る信号をドレインで線型
増幅することができる。又、別の見方をすれば、図２０
Ｂは電流の飽和する、すなわち電流飽和領域である。こ
の２つの基本的な特性を巧妙に使い、目的とする演算増
幅器を構成する。［０００８］

【実施例】

本発明の演算増幅器は、図４に示されるように基準電圧
源Ｃ１及びその電圧を受ける定電流バイアス部Ｄ、入力
部ミラー・ベア差動段Ｅ及びＦ、　Ｅ及びＦの差動出力
をレベル・シフトしつつ増幅するレベルシフト増幅段Ｇ
、その出力をさらに増幅し所望の低インピーダンスで出
力する出力段Ｈとから構成される。Ｅ及びＦにＤの出力
は直列に接続され、全体として差動増幅器を構成する。基準電圧源Ｃをいれる理由は、演算増幅器における電源
電圧変動、温度変動を極めて小さくさせるためである。例えばＥおよびＦに生ずるオフセット電源の電源、温度
による変動は安定な基準電圧源Ｃと、定電流バイアス部
りにより大幅に改善することができる。このような構成
を具体化した第１列が図５に示しである。［０００９］図５はｖ、、−ｖ、−ｖｃｓｓ二電源種電源構成増幅器
である。図５について順次説明しよう。［００１０］基準電圧源Ｃは中間電圧Ｖに対して基準電圧を発生させ
る。電源変動、温度変動に対して安定であるように、そ
の電圧は発生させねばならない。又、中間電の要請とＭ
ＯＳのみで構成するために基準電圧はＭＯＳのスレッシ
ュホルドの差を中間電圧■に対し発生させる形式とする
。［００１１］Ｎチャネルトランジスタ１及び２は全く同じ特性の素子
であって、■ＤＤ−■５Ｓ＝Ｖ　とすると、その出力は
ｖｓｓを基準としてｖｄｄ−ｖ註なる。Ｎチャネルトｄランジスタ３及び４はコンダクタンス係数は等しいがス
レッシュホルドが違い、そのスレッシュホルドを３はＶ
ＴＮとするとその出力ｖｓｔはｖ８ｔ＝ｖＴＮ−ｖＧＴ
Ｎ＋ン打ち込みでチャネルドーピングすることによって
造られる。通常のＣ−ＭＯＳは低濃度Ｎ基板にＰ層が形
成されているため、そもそもＰ層を所望のＶＴＮと−ピ
ングでゲートから打ち込んで造ることができる。その時
、３．４を同じゲート膜厚、はぼ等しいチャネル長、チ
ャネル幅にしてあれば、３．４のトランジスタはコンダ
クタンス係数のほぼ等しい、スレッシュホルドの違うト
ランジスタとすることができ、又、温度特性もスレッシ
ュホルドのシフトがネットな打ち込み量をＮ　　電荷素
置をＰ、単位ゲート容量をＣ６ＸとするとＰＮｎｅｔ／
ＣＯＸ″″ｃあるｎｅｔゝなめに同等であると見て良く、コンダクタンス係数も同
等であると見てさしつがえない。［００１２］ところが逆にＰ−層を低濃度とし、１１Ｂ＋ｆヤネルド
ーピングで高いスレッシュホルドを得る方法はその方法
が非常に構造敏感であって、コンダクタンス係数、スレ
ッシュホルドがその構造敏感性を反映し、３．４のトラ
ンジスタのコンダクタンス係数を論理的、実験的に補正
して等しくすることは難しい。またゲート膜厚を３で厚
く、４で薄くコントロールする方法は、コンダクタンス
係数はそのジオメトリ−で同等にできるとしても、スレ
ッシュホルドの温度特性がゲート膜厚に依存するために
これも良くならない。結局、最初に述べた方法で基準電
圧を得ることかできる。以下、このようなチャネルドー
ピングによる低いスレッシュホルドのトランジスタは図
５のようにゲートに破線をそえて表わすことにする。又
Ｃの回路においてＮチャネルトランジスタを採用１−た
のは、通常のＣ−ＭＯＳではＰチャネルトランジスタの
サブストレートＮが共通であって、電源に浮かすことが
できるサブストレートはＰだけだからである。さらに１
．２のトランジスタの特性を一致させるためにはボディ
効果を生じない。サブストレートソースの共通な使用が
必要だからである。ところでＣの回路構成は図６のよう
にしても同様に行うことができる。この回路では１８．
２０のＮチャネルトランジスタのコンダクタンス係数の
比と１９．２１のＰチャネルト、ランジスタのコンダク
タンス係数の比を一致させることにより、１９．２１の
Ｐチャネルトランジスタのスレッシュホルドの差を基準
電圧として発生させることができる。この場合もスレッ
シュホルドの違ったものを造るためにはそもそも高濃度
のＮ基盤を採用し低いスレッシュホルドのトランジスタ
を造るためには例えば１１Ｂ＋によりチャネルドーピン
グする。或はチャネルドーピングを１９．２１両方に施
し、そのドーピング量を１９と２１で変えてももちろん
良い。このことは図５における３、４についても言える
ことである。又、１８．２０のトランジスタはゲートに
破線をそえない高いスレッシュホルドのものであっても
良いし、■２が■ｄｄ／２の時は図５においてはＮチャ
ネルトランジスター、２は省略し、３のＮチャネルトラ
ンジスタのゲート電位を■とすることができる。［００１３］次に０部基準電圧を受けてＤ郭定電流バイアス回路は、
その基準電圧を中間電圧■を基準とした値から■８８を
基準とした値に変換し、差動増幅器Ｅ、Ｆの定電流源９
のゲート電位を一定に保ち良好な定電流バイアスを達成
する。［００１４］Ｎチャネルトランジスタ５及び７のコンダクタンス係数
の比とＰチャネルトランジスタ６及び８のコンダクタン
ス係数の比を一致させることにより、定電流源Ｎチャネ
ルトランジスタ９のゲート電圧はＶ　を基準として■Ｔ
Ｎ−ＴＧＴＮとなるＳ。このようにするためにはスレッシュホルドを予めＶＴ
Ｎ〉２ｖＧＴＮとするように選ぶ必要がある。ｖＧ＝ｖ
、Ｎ−ＶＧ、Ｎとしたことによって定電流源９のゲート
電位が電源変動、温度変動に大して安定であって、その
定電流性は非常に安定となる。このトランジスタの定電
流性が効果的に発揮されるためには、図２　Ｂ定電流性
が良くなるようにｖ、Ｎ−２ｖＧ、Ｎが演算増幅器の速
度、すなわちスルーレイトを所望の値より落さない範囲
で少なくすることが必要である。［００１５］次にＥ、Ｆ、及びトランジスタ９を含めた差動増幅段は
、本発明の最も特徴とする回路であり。演算増幅器の性
能はこの回路に依存するといっても過言ではない。Ｎチ
ャネルトランジスタ１０及び１２、Ｐチャネルトランジ
スタ１１及び１３はそれぞれ特性の全く等しいミラーペ
アーの素子である。従って１２のゲート電圧すなわち反
転入力Ｖ１．１０のゲート電圧すなわち非反転入力■Ｎ
１が等しい同相入力の時は、それぞれの出力ｖＤ１とｖ
ＤＮｌが等しくなっている。Ｐチャネルトランジスタ１
１のゲート・ドレインが接続され、さらにそれが１３の
ゲートとも接続されているためにミラーペアーの１１．
１３はともに図２　Ｂの領域にあるからである。しかも
同相入力は出力として増幅されない。なぜなら、定電流
源９に流れ込む電流は一定であり、その半分ずつが、１
１．１３から流れ出すから、１１．１３の実効ゲート電
圧は一定であり、従って、ｖ　　■　が一定となりＮｉ
２　Ｄするからである。［００１６］又、■　−■＋αとなる入力カ入ツタ場合ハ、ＶＮ■＝
（ｖ１＋α／２）＋α／ｌ　　　１２、■■＝（■１＋α／２）−α／２のようにα／２の
同相、−α／２の差動入力と考えられ、１２の実効ゲー
ト電位増加は−（α／２）　　　１０の実効ゲート電位
増加はα／２、従って１０．１１のコンダクタンス係数
がほぼ等しい時は１１、すなわち１３の実効ゲート電位
増加もα／２になることによって、１２．１３のドレイ
ン接続端子の電圧■Ｄ１は１２のトランジスタに電流を
もっと流し込み、１３のトランジスタからはもっと流さ
ないように移動し、そのシンク・ソースの−致する点で
平衡となる効果的な差動入力の増幅をする。それは、図３におけるしの代わりに、■　＝ｖ　のトランジスタ曲線をＶＤｓ＝
Ｖｄｄの点から対称に描きＧＳ　　　Ｇ２Ｓそれを負荷曲線としたことにほぼ他ならず、Ｌの傾きが
ほぼ零であるような構成であり、その［００１７］

【数１１［００１８］なる信号が増幅されたことになるからである。従って、
その差動増幅器の同相抑圧比は高く、さらに定電流源９
のゲート電圧が震源変動、温度変動に対し安定であるた
めに、同相抑圧比のそれも安定である。■８０、ｖ８Ｎ
１はオフセット調整用端子で、図７のように３端子可変
抵抗で調整してもよいし、図８のように２２．２３の抵
抗を半導体内の拡散抵抗、多結晶シリコン抵抗等でモノ
シックに構成しトランジスタ１１、抵抗２２と、トラン
ジスタ１３、抵抗２３間とを外部で２端子可変抵抗で調
整することもできる。［００１９］又、図５においてトランジスタ１０．１２とトランジス
タ９の間に図７の回路を設けてもよい。即ち、トランジ
スタ１０のソースを図７０ｖｓＮ１に、トランジスタ１
２のソースを図７の■ｓ１に接続詞、トランジスタ９の
ドレインを図７の■９、に接続しても同様の効果が得ら
れる。［００２０］又、このようなオフセット電圧をそもそも低く押える設
計上の工夫も大切である。例えば、素子１０．１２を例
にとると、それは図９（ａ）を改善した図９（ｂ）に示
されるように素子を２つずつ点対称に配置することによ
って、素子の特性を決めるコンダクタンス係数（移動度
、ゲート膜厚、チャネル長、チャネル幅）　スレッシュ
ホルド、それに、図２Ｂ領域の（αｖＤｓ／α■Ｄｓ）
ｖＧ＝一定で与えられる飽和抵抗をも、はぼそろえるこ
とができる。それは、ウェハー内に、おける特性の分布
の偏りを補正することができるからである。さらに素子
のパター特開平４−４５Ｇ０．１（Ｂ）ン上の問題の上に、もう−点、演算増幅器のスルー・レ
イトを所望の値より落さない範囲で、差動増幅段の定電
流値を小さく、すなわち定電流源９の実効ゲート電圧■
ＴＮ−２ｖＧＴＮを小さく押えることである。又、９の
ゲート電圧が一定に保たれていることと、コンダクタン
ス係数が図９（ｂ）の考慮からばらつきが低く押えられ
ることで、オフセット電圧の電源変動、ひいては電源変
動除去比も向上させることができる。温度変動もコンダ
クタンス係数のばらつきが低く押えられることと、９の
実効ゲート電圧が小さくされていることがら向上させる
ことができる。さらに、差動入力素子がＮチャネルトラ
ンジスタであることから、下は２ｖＧＴＮのやや下から
上はｖＤＤのほぼ上までの入力を入れることができる。さらに下を■ＧＴＮのやや下までの入力に向上させるた
めには、ボディ効果によるスレッシュホルドの増減から
来るオフセットの変動をあまり問題としなければ、図１
０の如く２４．２５のサブストレートをＶｓｓにするこ
とができる。［００２１］次に、差動増幅段の出力を受けてレベル・シフト回路Ｇ
は差動出力のレベルをシフトしつつ、さらに増幅する。同時に、差動増幅部、定電流源、レベル・シフト回路を
含む系全体としての変動、例えば温度、電源の変動は、
増幅しない。なぜなら、それらの要因に対してＮチャネ
ルトランジスタ１４、Ｐチャネルトランジスタ１５がそ
れぞれのソースからドレイン方向に見て同方向に変動す
るために、出力■Ｌが変化しないからである。又、ここ
でも、増幅の仕方は図３において■Ｇｓ＝ＶＧ２ｓのト
ランジスタ曲線を■ＤＳ＝■ｄｄの点から対称に描き、
その曲線に対してＶ６ｓ＝■６゜８の曲線を負荷曲線と
したことにほぼ他ならず、その増幅率は高い。［００２２］最後に、ｖＬの出力を受けて出力バッファを構成するＮ
チャネルトランジスタ１６、Ｐチャネルトランジスタ１
７のインバータが入力を増幅しつつ出力する。１６．１７とも高いスレッシュホルドとしたのは、出力
Ｖｏの線型増幅の範囲を広げるためで、出力インピーダ
ンスを下げる方に重点が置かれるならば、チャネル長を
他の増幅段より小さくするか、或いは図１１のように２
６．２７をチャネル・ドーピングによる低いスレッシュ
ホルドにすることができる。さらに出力回路のゲインを
犠牲にしても低インピーダンス出力とするためには、図
１２のように２８．２９Ｎチヤネルトタンジスタによる
ソース・フォロワー出力構成ができる。この２９のサブ
ストレートはソースと共通にしなくともＶｓｓに接続す
ることでほぼ同様の効果を得ることができる。［００２３］又、Ｃ−ＭＯＳではＮチャネルサブストレートを形成す
るＰ層を使ってコネクタ接地Ｎ　ＰＮ　（’）エミッタ
フォロア回路が同時に造られるため、これに抵抗体とし
て拡散或いは多結晶シリコンを接続するか、例えば図１
２２８の如くＮチャネルＭＯ３を負荷とする等して低イ
ンピーダンスエミックフオロア出力回路も可能である。［００２４］図５の演算増幅器を差動増幅器として用い、Ｖｏと■１
、■Ｎ１間で帰還をかけない構成ならば問題はないが、
帰還をかける形式で問題となるのは発振に対する安定性
である。周波数補正コンデンサーをつけて補正する場合
には、図１３（ａ）（ｂ）のように３０．３１のコンデ
ンサーをつけることで補正される。もちろん、３０のＶ
ＤＤはＶｓｓ或は■２に替え得る。又、３１の方が３０
に比べて同じ周波数補正ではレベルシフト段の増幅重分
の１にほぼ容量を小さくできる。さらにボルテージ・フ
ォロワーのように最も発振の起り易い場合には、出力回
路のゲインを犠牲にして直接■、を出力としたり、或い
は出力回路のチャネル長を他の増幅段より小さくとるか
、若しくは図１１のように増幅する範囲をかなり狭くし
てゲインを下げたり、図１２のように出力回路ゲインを
小さく、例えば１にしてしまったりすれば、さらに補正
容量は出力回路のゲイン分の１に小さくできる。この場合で図１３（ｂ）の形をとるものと、例えばＶｏ
から■１に容量帰還するなどの補正の場合では、その補
正用コンデンサーを図１４の如＜ＭＯ３型容量でモノリ
シックに造り込むことができる。図１４においては、３
２はＮ基盤で３３はＰ高濃度領域、３４はゲート酸化膜
、３５は配線用のメタル例えばアルミニウム、３６はＰ
領域とのコンタクトで、アルミニウム、基盤の半導体例
えばシリコンとのアロイ形成領域である。この容量の分
布は集中定数で表わすと、図１５のように形成されるが
、容量３７は、その単位面積容量が、ゲート酸化膜の誘
電率をεＯＸ、膜厚をγとすると、Ｅｏｘ／アで与えら
れるから、χを小さくすれば容量は大きくなるが、チャ
ネルドーピングに適する膜厚はほぼ１００ＯＡ内外以下
であるために、他のＭＯＳ）ランジスタ素子のゲート膜
形成時に同時に造りこむことができ、又容量３８はＰ拡
散層が通常１〜数μであって、基盤例えばシリコンの誘
電率がゲート膜のそれに比して大といえども、３２の基
盤濃度がそれほど高くないために３７＞３８である。従
って、図１５における端子３５．３６は、図１３（ｂ）
（７）場合テハｖＤ１、ｖＬどちラニシテも良く、３５
がＶＤｌに３６がｖＬＯ時は１５のトランジスタと共通
に造ることができる。ドレインが３３にゲートが３５に
なるからである。又、容量３８の寄生が問題となる時は
、３５は■、に、３６はＶ、１とする方が良く、又入力
に容量帰還する形式では、３５は■ｏに、３６はｖｌに
する方が良い。通常のＣ−ＭＯＳでは又、容量としてＮ
チャネル領域も使用することが出来、図１４で３２をＰ
−に３３をＮ＋にすればてきる。【００２５】ところで、図５から図１５までの本発明の演算増幅器は
又、通常のＣ−ＭＯＳがＮ基盤上に製造されるのをＰ基
盤に代えて製造しても何らそこなわれるものではない。その時は、拡散形式をＰをＮに、ＮをＰにし、コンダク
タンスの形式をＰチャネルはＮチャネルに、Ｎチャネル
はＰチャネルに各々代えるだけである［００２６］又、Ｅ、Ｆ、Ｇ、ＨはチャネルドーピングをＰ、Ｎいず
れが若しくはＰ、Ｎ両方ともしないＭＯＳ）ランジスタ
でも構成はできるし、チャネルドーピングにしてもＰチ
ャネル若しくはＮチャネルのみの一方だけで図５から図
１５までの本発明を製造し得る。［００２７］例えば、イオン打ち込みは１１Ｂ＋たけにしてＣ回路を
図６で構成し、Ｎチャネルのゲート破線をとり、そもそ
もＰチャネルのチャネルドーピングに合わせて低いスレ
ッシュボルドのものを造る類である。［００２８］雑音に対する安定性を向上させるためには、トランジス
タのゲート膜厚を薄くゲート面積を大きくとることであ
る。ゲート膜厚を薄くすることは飽和抵抗を向上させる
ことからゲインも高くなり、ゲート面積を大きくとるこ
とは、やはり飽和抵抗がチャネル長の増大に伴って向上
することからゲインを高くする。Ｃ−ＭＯＳによる３段
増幅段構成では、演算増幅器はゲート膜厚１０００Ａ内
外以下、チャネル長をマスク上で１０μ以上とデジタル
のロジックサイズより大きく基盤濃度を１０／ｃｍ以上
とするアルミゲートトランジスタ構成で、オープンルー
プゲインを１０４倍以上とることができるし、電源電圧
も素子の電気的絶縁を施すダイオードの逆方向リークを
減少させるためにそのストッパー間隔を２μ以上とすれ
ば５ｖ以上の構成となる。［００２９］又、上記発明は差動増幅器として使用することができ、
その使い方は、Ｃ或いはＤと合わせて、若しくは適当な
バイアス回路と９のみ含めて単独に差動段のみの使い方
、レベルシフト回路まで含めての使い方、出力回路まで
含めての使い方の他、レベルシフト段の出力に差動段を
接続しての使い方、差動段に差動段を接続しての使い方
等、幾つか用途に合わせて使うことができる。又、コン
パレーターとして、三信号を比較することにも使用でき
るし、ＶＤＤ以上入力電圧は、ボルテージフォロアーで
はカットするＪいわば整流器としても使用できる。［００３０］次に、■ＤＤ−■ｓｓ−電源使用の演算増幅器は、図５
或いは図６における基準電圧源Ｃ，Ｄをそれぞれ図１６
、図１７の様にすることで可能である。図１６において
は、図５における全く特性の等しいＮチャネルトランジ
スタ１．２のうち１のゲートをドレインと接続すること
で内部に中間電圧をつくり、５のソースをこれと接続し
、５による電流の増加を５と全く特性の等しい３９を新
たに１と並列させて接続することでその中間電圧を安定
化させている。なぜなら、５の実効ゲートは３９の実効
ゲート電圧になるからである。図１７においては、全く
の特性の等しい４０．４１のＮチャネルトランジスタで
中間電圧をつくり、５のソースと並列させて接続するこ
とでその中間電圧を安定化させている。この図１６、図
１７においても先述した注意、すなわちＮ−基盤からで
はなく、Ｐ基盤でＭＯＳを造った場合のこと、さらにチ
ャネルドーピングの施し方の有無は有効である。例えば、図１６、図５のＥ、Ｆ、Ｇ、Ｈにおいてイオン
打ち込みとして、例えば３１Ｐ＋ｏみを使用し、Ｐチャ
ネルトランジスタのゲートの破線をとり、チャネルドー
ピングされるＮチャネルトランジスタのスレッシュホル
ドに合わせてＰチャネルトランジスタのスレッシュホル
ドを合わせ、Ｎ−基盤の濃度を決定するとか図１７にお
いて、４０．４１はチャネルドーピングしないＮチャネ
ルトランジスタとするとか、或いは図１７、図５のＥＳ
Ｆ、Ｇ、Ｈにおいて、イオン打ち込みとして、例えば１
１Ｂ＋ｏみを使用し、Ｎチャネルトランジスタのゲート
破線をとり、チャネルドーピングされるＰチャネルトラ
ンジスタのスレッシュホルドに合わせて、Ｎチャネルト
ランジスタのＰ層の濃度を決定する類である。又、この
ような−電源使用ができると、微小信号の増幅で外部Ｇ
ＮＤをＶＤＤとする非常に興味ある構成がとれる。又、
先述した差動増幅器、コンパレータ、整流器等の使用も
もちろん可能である。［００３１］【発明の効果１いずれにしても、上記発明によって、Ｃ−ＭＯＳによる
差動、演算、コンパレータ、整流等のアナログ回路が論
理回路等のデジタル回路と同−ＭＯＳチップ上にモノリ
シックに造ることができる。更に、本発明では差動増幅
幅を構成するトランジスタ１１．１３のゲート電極を、
一方のトランジスタのドレイン電極に接続しなので、両
トランジスタを共に飽和領域で作動させることができる
。しかも両トランジスタのゲート電極が共通接続されて
いることから、飽和領域でのドレイン電流がほぼゲート
電圧のみに依存する性質により両トランジスタのドレイ
ン電流が等しくなり、この結果、トランジスタ１０．１
２はゲート電圧が相違しても等しい電流が流れるように
作用するので差動増幅段の出力■、１は大きな利益を得
ることができる。

【図面の簡単な説明】【図ＩＩＭＯ３を表わす図。【図２】図ＩＭＯ３の電流−電圧特性を示す図。【図３】図１．２ＭＯ３の増幅の方法を示す図。【図４】本発明の演算増幅器の説明図。【図５】本発明の演算増幅器の一具体例を示す図。【図６】〜【図１５】図５本発明の演算増幅器の他の具
体例、バリエーション、あるいは説明図。【図１６】　【図１７】本発明の演算増幅器のもう一つ
の具体例を示す図。【符号の説明】Ｇ・　　　　　　・ゲートＳ・　　　　　　・ソースＤ・　　　　　　　ドレイン ■ＤＳ　　　　　　　ドレイン・ソース間電流■Ｄｓ・
　　　　　　ドレイン・ソース間電圧Ｌ・Ｃ・Ｄ・Ｅ、Ｆ・Ｇ・Ｈ・ｖＤＤ゛ＶＳＳ。Ｖｌ・ＶＮｌ ■ＳＴ。Ｇ電圧負荷直線基準電圧源定電流バイアス部入力ミラーペアー差動段レベルシフト増幅段出力段電源のプラス・マイナス電位反転、非反転入力電圧或いはその端子中間電圧電位或いはその端子基準電圧或いはその端子定電流源のゲート電圧或いはその端子 ■Ｄ１゛ＶＤＮ１ ■Ｓ１゛ＶＳＮ１Ｌ８１０・Ｇ１０・・反転、非反転入力部トランジスタのドレイン電圧或い
はその端子・Ｅ、Ｆ差動段Ｐチャネルトランジスタのソース電圧或
いはその端子・レベル・シフト段出力電圧或いはその端子・出力段電
力或いはその端子・Ｎチャネルトランジスタ１０の各ソース・ゲート・ド
レインＳ１２・Ｇ１２・Ｄ１２・Ｎチャネルトランジスタ１２の各ソース・ゲート・ド
レイン１〜５．７．９．１０，１２．１４．１６．１８
．２０．２４〜２６．２８．２９．３９．４０〜４２・Ｎチャネルトランジスタ６．８．１１．１３．１５．１７．１９．２１．２７・
Ｐチャネルトランジスタ２２２３　　・モノリシックに造られる抵抗３０．３１
　　　・コンデンサー３２．３３　　・ＮＳＰ拡散層３４・　　　　　・ゲート酸化膜３５・　　　　　・ゲート上メタル配線３６・　　　　
　・３３とのコンタクト３７．３８・　・モノ、リシッ
クに形成されるコンデンサー【書類基】図面【図２】【図３】【図４】【図５】特開平４−４５６０４　（１Ｂ）【図６】【図７】【図９】【図１０１【図１１】【図１２】【図１３】【図１４】【図１５】【図１６】【図１７】

Claims

【特許請求の範囲】

【請求項１】基準電圧源、定電流バイアス部、差動増幅
段、レベルシフト段、或いは、基準電圧源、定電流バイ
アス部、差動増幅段、レベルシフト段、出力段からなる
回路において、前記回路の能動素子がすべてモノリシッ
クな絶縁ゲート型電界効果トランジスタから構成される
ことを特徴とする演算増幅器。