JPH0410704A - 演算増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は、絶縁ゲート型電界効果トランジスタ（以下Ｍ
Ｏ３と称する）による演算増幅器に関するものである。 ［０００２］ 更に記述すれば、Ｃ−ＭＯ３構成を使用した演算増幅器
に関するものである。 ［０００３］

【従来の技術】

最近、飛躍的なデジタル部のＭＯＳ化の著しい中で、ア
ナログ部をそのＭＯ３製造プロセスの余り変更なく、で
きれば全くプロセスの変更を与えずに構成でき、各種ア
ナログ回路とデジタル回路が同−ＭＯＳチップに集積さ
れ、価格、信頼性、設計の容易性、応用性から理想的な
構成が求められている。 ［０００４］

【発明が解決しようとする課題】

Ｃ−ＭＯＳは通常オフ・ロジックであるためにトランジ
ェントステイトのみ電力を消費する極めて低消費電力の
素子構成である。 ［０００５］ スイッチングレベルにしてもＭＯＳのスレッシュホルド
で決まるために一方がＯＮすれば他方はＯＦＦするとい
った具合に安定であってそのＯＦＦインピーダンスが極
めて高いために論理振動が電源電圧まである。更に入力
バイアス電流に想的な高入力インピーダンスが達成され
る。 ［０００６］ 本発明はこのことに鑑みてＣ−ＭＯＳを使用した演算増
幅器を提供せんとするものである。 ［０００７］

【課題を解決するための手段】

図１に揚げられるＭＯＳの電流、電圧特性は図２のよう
にそのゲートＧ−ソースＳ間電圧■　を一定に保ち、ド
レインＤ−ソースＳ間電圧ＶＤＳを変えてＤ−３Ｓ 開電流■　をとると、ＭＯＳのスレッシュホルド電圧を
Ｖ　とすれば、ｖＤｓ＝ＶＤＳ　　　　　　　　　　　
　　　　　　　　　　　　　　　　ＧＴＧＳ−ＶＧＴを
を境界にして不飽和領域Ａ、飽和領域Ｂが観測される。 Ｂは第一次近似でＶＤＳの線型変化領域であって、例え
ば図３に示されるように負荷直線りがＶＧｓ＝■Ｇ２ｓ
の■Ｄｓ＝■２Ｄｓなる点で交わっている時、Ｖ　＝ｖ
　＋（ｖＧｌｓ−■Ｇ２Ｇ５　　　Ｇ２５ ８）の信号が入ると、■、８＝■Ｄ１ｓに、又ＶＧＳ＝
ｖＧ２Ｓ＋（”Ｇ３５−ｖＧ２Ｓ）の信号が入るとｖＤ
ｓ＝ＶＤ３ｓになることによって、ゲートに入る信号を
ドレインで線型増幅することができる。又、別の見方を
すれば、図２のＢは電流の飽和する、すなわち電流飽和
領域である。この２つの基本的な特性を巧妙に使い、目
的とする演算増幅器を構成する。 ［０００８］

【実施例】

本発明の演算増幅器は、図４に示されるように基準電圧
源Ｃ１及びその電圧を受ける定電流バイアス部Ｄ、入力
部ミラー・ペア差動段Ｅ及びＦ、Ｅ及びＦの差動出力を
レベル・シフトしつつ増幅するレベルシフト増幅段Ｇ、
その出力をさらに増幅し所望の低インピーダンスで出力
する出力段Ｈとから構成される。Ｅ及びＦにＤの出力は
直列に接続され、全体として差動増幅器を構成する。基
準電圧源Ｃをいれる理由は、演算増幅器における電源電
圧変動、温度変動を極めて小さくさせるためである。例
えばＥおよびＦに生ずるオフセット電源の電源、温度に
よる変動は安定な基準電圧源Ｃと、定電流バイアス部り
により大幅に改善することができる。このような構成を
具体化した第１列が図５に示しである。 ［０００９］ 図５はＶ、、−Ｖ、ＶＧｓｓ二電源構成の演算増幅器で
ある。図５について順次説明しよう。 ［００１０１ 基準電圧源Ｃは中間電圧■に対して基準電圧を発生させ
る。電源変動、温度変動に対して安定であるように、そ
の電圧は発生させねばならない。又、中間電圧Ｖ２がＶ
ＤＤとＶ８８の丁度中間の電位でなくとも安定な回路構
成を設定する。この要請とＭＯＳのみで構成するために
基準電圧はＭＯＳのスレッシュホルドの差を中間電圧Ｖ
に対し発生させる形式とする。 ［００１１］ Ｎチャネルトランジスター及び２は全く同じ特性の素子
であって、■ＤＤ−ｖＳＳ＝ｖｄｄとすると、その出力
はｖｓｓを基準としてｖｄｄ−ｖ註なる。Ｎチャネルト
ランジスタ３及び４はコンダクタンス係数は等しいがス
レッシュホルドが違い、そのスレッシュホルドを３はｖ
ＴＮとするとその出力ｖｓｔはｖｓｔ””　ｖＴＮ　　
’ＧＴＮ＋Ｖとなる。このスレッシュホルドの違うＮチ
ャネルトランジスタの製造はイオン打ち込みでチャネル
ドーピングすることによって造られる。通常のＣ−ＭＯ
Ｓなるように比較的高濃度とし、ｖＧＴＮ　’　４るた
めには、例えば３１Ｐ＋をチャネルドーピングでゲート
から打ち込んで造ることができる。その時、３．４を同
じゲート膜厚、はぼ等しいチャネル長、チャネル幅にし
てあれば、３．４のトランジスタはコンダクタンス係数
のほぼ等しい、スレッシュホルドの違うトランジスタと
することができ、又、温度特性もスレッシュホルドのシ
フトがネットな打ち込み量をＮ　　電荷素置をＰ、単位
ゲート容量をＣ６Ｘとすると、Ｎｎｏｔ／ＣｏＸ″ｒあ
るｎｅｔゝ ために同等であると見て良く、コンダクタンス係数も同
等であると見てさしつがえない。 ［００１２］ ところが逆にＰ層を低濃度とし、１１Ｂ＋ｆヤネルドー
ピングで高いスレッシュホルドを得る方法はその方法が
非常に構造敏感であって、コンダクタンス係数、スレッ
シュホルドがその構造敏感性を反映し、３．４のトラン
ジスタのコンダクタンス係数を論理的、実験的に補正し
て等しくすることは難しい。またゲート膜厚を３で厚く
、４で薄くコントロールする方法は、コンダクタンス係
数はそのジオメトリ−で同等にできるとしても、スレッ
シュホルドの温度特性がゲート膜厚に依存するためにこ
れも良くならない。結局、最初に述べた方法で基準電圧
を得ることかできる。以下、このようなチャネルドーピ
ングによる低いスレッシュホルドのトランジスタは図５
のようにゲートに破線をそえて表わすことにする。又Ｃ
の回路においてＮチャネルトランジスタを採用したのは
、通常のＣ−ＭＯＳではＰチャネルトランジスタのサブ
ストレートＮが共通であって、電源に浮がすことができ
るサブストレートはＰだけだからである。さらに１．２
のトランジスタの特性を一致させるためにはボディ効果
を生じない。サブストレートソースの共通な使用が必要
だからである。ところでＣの回路構成は図６のようにし
ても同様に行うことができる。この回路では１８．２０
のＮチャネルトランジスタのコンダクタンス係数の比と
１９．２１のＰチャネルトランジスタのコンダクタンス
係数の比を一致させることにより、１９．２１のＰチャ
ネルトランジスタのスレッシュホルドの差を基準電圧と
して発生させることができる。この場合もスレッシュホ
ルドの違ったものを造るためにはそもそも高濃度のＮ基
盤を採用し、低いスレッシュホルドのトランジスタを造
るためには例えば１１Ｂ＋によりチャネルドーピングす
る。或はチャネルドーピングを１９．２１両方に施し、
そのドーピング量を１９と２１で変えてももちろん良い
。このことは図５における３、４についても言えること
である。又、１８．２０のトランジスタはゲートに破線
をそえない高いスレッシュホルドのものであっても良い
し、■２が■ｄｄ／２の時は図５においてはＮチャネル
トランジスター、２は省略し、３のＮチャネ・ルトラン
ジスタのゲート電位を■とすることができる。 ［００１３］ 次に０部基準電圧を受けてＤ部定電流バイアス回路は、
その基準電圧を中間電圧Ｖを基準とした値からｖ８８を
基準とした値に変換し、差動増幅器Ｅ、Ｆの定電流源９
のゲート電位を一定に保ち良好な定電流バイアスを達成
する。 ［００１４］ Ｎチャネルトランジスタ５及び７のコンダクタンス係数
の比とＰチャネルトランジスタ６及び８のコンダクタン
ス係数の比を一致させることにより、定電流源Ｎチャネ
ルトランジスタ９のゲート電圧はＶ　を基準としてｖＴ
Ｎ−ＴＧＴＮとなるＳ 。このようにするためにはスレッシュホルドを予めｖＴ
Ｎ〉２ＶＧＴＮとするように選ぶ必要がある。ＶＧ＝■
、Ｎ−ｖＧ、Ｎとしたことによって定電流源９のゲート
電位が電源変動、温度変動に大して安定であって、その
定電流性は非常に安定となる。このトランジスタの定電
流性が効果的に発揮されるためには、図２　Ｂ定電流性
が良くなるようにｖＴＮ−２ＶＧ、Ｎが演算増幅器の速
度、すなわちスルーレイトを所望の値より落さない範囲
で少なくすることが必要である。 ［００１５］ 次にＥ、Ｆ、及びトランジスタ９を含めた差動増幅段は
、本発明の最も特徴とする回路であり。演算増幅器の性
能はこの回路に依存するといっても過言ではない。Ｎチ
ャネルトランジスター０及び１２、Ｐチャネルトランジ
スター１及び１３はそれぞれ特性の全く等しいミラーペ
アーの素子である。従って１２のゲート電圧すなわち反
転入力Ｖ　　　１０のゲート電圧すなわち非反転入力ｖ
Ｎ１が等しい１ゝ 同相入力の時は、それぞ゛れの出力ｖＤ１とＶＤＮｌが
等しくなっている。Ｐチャネルトランジスター１のゲー
ト・ドレインが接続され、さらにそれが１３のゲートと
も接続されているためにミラーペアーの１１．１３はと
もに図２　Ｂの領域にあるからである。しかも同相入力
は出力として増幅されない。なぜなら、定電流源９に流
れ込む電流は一定であり、その半分ずつが、１１．１３
から流れ出すから１１．１３の実効ゲート電圧は一定で
あり、従って、■ＤＮ１、■、１が一定となるからであ
る。 ［００１６］ 又、■　＝■＋αとなる入力カ入ツタ場合は、ｖＮ■＝
（Ｖ１＋α／２）＋α／ｌ　　　１ ２、ｖ■＝（Ｖ１＋α／２）−α／２のようにα／２の
同相、−ａ　／　２　（７）差動入力と考えられ、１２
の実効ゲート電位増加は−（α／２）、１０の実効ゲー
ト電位増加はα／２、従って１０．１１のコンダクタン
ス係数がほぼ等しい時は１１、すなわち１３の実効ゲー
ト電位増加もα／２になることによって、１２．１３の
ドレイン接続端子の電圧■、１は１２のトランジスタに
電流をもつと流し込み、１３のトランジスタからはもっ
と流さないように移動し、そのシンク・ソースの−致す
る点で平衡となる効果的な差動入力の増幅をする。 それは、 図３におけるＬ の代わりに、■Ｇｓ＝ＶＧ２ｓのトランジスタ曲線をｖ
、５＝ｖｄｄの点から対称に描きそれを負荷曲線とした
ことにほぼ他ならず、Ｌの傾きがほぼ零であるような構
成であり、その ［００１７］

【数１】 ［００１’８］ なる信号が増幅されたことになるからである。従って、
その差動増幅器の同相抑圧比は高く、さらに定電流源９
のゲート電圧が電源変動、温度変動に対し安定であるた
めに、同相抑圧比のそれも安定である。■８０、■８Ｎ
１はオフセット調整用端子で、図７のように３端子可変
抵抗で調整してもよいし、図８のように２２．２３の抵
抗を半導体内の拡散抵抗、多結晶シリコン抵抗等でモノ
シックに構成しトランジスタ１１、抵抗２２と、トラン
ジスタ１３、抵抗２３間とを外部で２端子可変抵抗で調
整することもできる。 ［００１９］ 又、図５においてトランジスタ１０．１２とトランジス
タ９の間に図７の回路を設けてもよい。即ち、トランジ
スタ１０のソースを図７のｖｓＮｌに、トランジスタ１
２のソースを図７の■ｓ１に接続詞、トランジスタ９の
ドレインを図７のＶ叩に接続しても同様の効果が得られ
る。 ［００２０１ 又、このようなオフセット電圧をそもそも低く押える設
計上の工夫も大切である。例えば、素子１０．１２を例
にとると、それは図９（ａ）を改善した図９（ｂ）に示
されるように素子を２つずつ点対称に配置することによ
って、素子の特性を決めるコンダクタンス係数（移動度
、ゲート膜厚、チャネル長、チャネル幅）、スレッシュ
ホルド、それに、図２Ｂ領域の（αＶ／α■Ｄｓ）■Ｇ
＝一定でＳ 与えられる飽和抵抗をも、はぼそろえることができる。 それは、ウェハー内における特性の分布の偏りを補正す
ることができるからである。さらに素子のパターン上の
問題の上に、もう−点、演算増幅器のスルー・レイトを
所望の値より落さない範囲で、差動増幅段の定電流値を
小さく、すなわち定電流源９の実効ゲート電圧■ＴＮ−
２ｖＧ、Ｎを小さく押えることである。又、９のゲート
電圧が一定に保たれていることと、コンダクタンス係数
が図９（ｂ）の考慮からばらつきが低く押えられること
で、オフセット電圧の電源変動、ひいては電源変動除去
比も向上させることができる。温度変動もコンダクタン
ス係数のばらつきが低く押えられることと、９の実効ゲ
ート電圧が小さくされていることから向上させることが
できる。さらに、差動入力素子がＮチャネルトランジス
タであることから、下は２■ＧＴＮのやや下から上はＶ
ＤＤのほぼ上までの入力を入れることができる。さらに
下を■ＧＴＮのやや下までの入力に向上させるためには
、ボディ効果によるスレッシュホルドの増減から来るオ
フセットの変動をあまり問題としなければ、図１０の如
く２４．２５のサブストレートを■ｓｓにすることがで
きる。 ［００２１］ 次に、差動増幅段の出力を受けてレベル・シフト回路Ｇ
は差動出力のレベルをシフトしつつ、さらに増幅する。 同時に、差動増幅部、定電流源、レベル・シフト回路を
含む系全体としての変動、例えば温度、電源の変動は、
増幅しない。なぜなら、それらの要因に対してＮチャネ
ルトランジスタ１４、Ｐチャネルトランジスタ１５がそ
れぞれのソースからドレイン方向に見て同方向に変動す
るために出力ｖＬが変化しないからである。又、ここで
も、増幅の仕方は図３においてｖ　＝ｖ　のトランジス
タ曲線をｖ、５＝ｖｄｄの点から対称に描き、その曲線
にＧＳ　　　Ｇ２Ｓ 対してＶ。８＝ｖ６゜８の曲線を負荷曲線としたことに
ほぼ他ならず、その増幅率は高い。 ［００２２］ 最後に、ｖＬの出力を受けて出力バッファを構成するＮ
チャネルトランジスタ１６、Ｐチャネルトランジスタ１
７のインバータが入力を増幅しつつ出力する。 １６．１７とも高いスレッシュホルドとしたのは、出力
Ｖｏの線型増幅の範囲を広げるためで、出力インピーダ
ンスを下げる方に重点が置かれるならば、チャネル長を
他の増幅段より小さくするか、或いは図１１のように２
６．２７をチャネル・ドーピングによる低いスレッシュ
ホルドにすることができる。さらに出力回路のゲインを
犠牲にしても低インピーダンス出力とするためには、図
１２のように２８．２９Ｎチヤネルトタンジスタによる
ソース・フォロワー出力構成ができる。この２９のサブ
ストレートはソースと共通にしなくともＶｓｓに接続す
ることでほぼ同様の効果を得ることができる。 ［００２３］ 又、Ｃ−ＭＯＳではＮチャネルサブストレートを形成す
るＰ−層を使ってコネクタ接地ＮＰＮのエミッタフォロ
ア回路が同時に造られるため、これに抵抗体として拡散
或いは多結晶シリコンを接続するが、例えば図１２２８
の如くＮチャネルＭＯ３を負荷とする等して低インピー
ダンスエミックフォロア出力回路も可能である。 ［００２４］ 図５の演算増幅器を差動増幅器として用い、ｖｏと■１
、ｖＮ１間で帰還をかけない構成ならば問題はない力瓢
帰還をかける形式で問題となるのは発振に対する安定性
である。周波数補正コンデンサーをつけて補正する場合
には、図１３（ａ）（ｂ）のように３０．３１のコンデ
ンサーをつけることで補正される。もちろん、３０のＶ
ＤＤはＶｓｓ或はＶ２に替え得る。又、３１の方が３０
に比べて同じ周波数補正ではレベルシフト段の増幅重分
の１にほぼ容量を小さくできる。さらにボルテージ・フ
ォロワーのように最も発振の起り易い場合には、出力回
路のゲインを犠牲にして直接Ｖ、を出力としたり、或い
は出力回路のチャネル長を他の増幅段より小さくとるか
、若しくは図１１のように増幅する範囲をがなり狭くし
てゲインを下げたり、図１２のように出力回路ゲインを
小さく、例えば１にしてしまったりすれば、さらに補正
容量は出力回路のゲイン分の１に１Ｊｚさくできる。 この場合で図１３（ｂ）の形をとるものと、例えばＶｏ
がらｖｌに容量帰還するなどの補正の場合では、その補
正用コンデンサーを図１４の如＜ＭＯ３型容量でモノリ
シックに造り込むことができる。図１４においては、３
２はＮ−基盤で３３はＰ高濃度領域、３４はゲート酸化
膜、３５は配線用のメタル例えばアルミニウム、３６は
Ｐ領域とのコンタクトで、アルミニウム、基盤の半導体
例えばシリコンとのアロイ形成領域である。この容量の
分布は集中定数で表わすと、図１５のように形成される
が、容量３７は、その単位面積容量が、ゲート酸化膜の
誘電率をεＯＸ、膜厚をγとすると、Ｅ　ｏ　ｘ　／γ
で与えられるから、γを小さくすれば容量は大きくなる
が、チャネルドーピングに適する膜厚はほぼ１００ＯＡ
内外以下であるために、他のＭＯＳ）ランジスタ素子の
ゲート膜形成時に同時に造りこむことができ、又容量３
８はＰ拡散層が通常１〜数μであって、基盤例えばシリ
コンの誘電率がゲート膜のそれに比して犬といえども、
３２の基盤濃度がそれほど高くないために３７＞３８で
ある。従って、図１５における端子３５．３６は、図１
３（ｂ）の場合ではｖｖ　どちらにしても良く、３５が
■Ｄ１にＤ１ゝ　　Ｌ ３６がｖＬの時は１５のトランジスタと共通に造ること
ができる。ドレインが３３にゲートが３５になるからで
ある。又、容量３８の寄生が問題となる時は、３５はＶ
に、３６はＶ、１とする方が良く、又入力に容量帰還す
る形式では、３５は■に、３６はｖｌにする方が良い。 通常のＣ−ＭＯＳでは又、容量としてＮチャネル領域も
使用することが出来、図１４で３２をＰに３３をＮにす
ればてきる。 ［００２５］ ところで、図５から図１５までの本発明の演算増幅器は
又、通常のＣ−ＭＯＳがＮ−基盤上に製造されるのをＰ
−基盤に代えて製造しても何らそこなわれるものではな
い。その時は、拡散形式をＰをＮに、ＮをＰにし、コン
ダクタンスの形式をＰチャネルはＮチャネルに、Ｎチャ
ネルはＰチャネルに各々代えるだけである［００２６］ 又、Ｅ、Ｆ、Ｇ、ＨはチャネルドーピングをＰ、Ｎいず
れか若しくはＰ、Ｎ両方ともしないＭＯＳ）ランジスタ
でも構成はできるし、チャネルドーピングにしてもＰチ
ャネル若しくはＮチャネルのみの一方だけで図５から図
１５までの本発明を製造し得る。 ［００２７］ 例えば、イオン打ち込みは１１Ｂ架けにしてＣ回路を図
６で構成し、Ｎチャネルのゲート破線をとり、そもそも
Ｐチャネルのチャネルドーピングに合わせて低いスレッ
シュホルドのものを造る類である。 ［００２８］ 雑音に対する安定性を向上させるためには、トランジス
タのゲート膜厚を薄くゲート面積を大きくとることであ
る。ゲート膜厚を薄くすることは飽和抵抗を向上させる
ことからゲインも高くなり、ゲート面積を大きくとるこ
とは、やはり飽和抵抗がチャネル長の増大に伴って向上
することがらゲインを高くする。Ｃ−ＭＯＳによる３段
増幅段構成では、演算増幅器はゲート膜厚１０００Ａ内
外以下、チャネル長をマスク上で１０μ以上とデジタル
のロジックサイズより大きく基盤濃度を１０１４／Ｃｍ
３以上とするアルミゲートトランジスタ構成で、オープ
ンループゲインを１０４倍以上とることができるし、電
源電圧も素子の電気的絶縁を施すダイオードの逆方向リ
ークを減少させるためにそのストッパー間隔を２μ以上
とすれば５ｖ以上の構成となる。 ［００２９］ 又、上記発明は差動増幅器として使用することができ、
その使い方は、Ｃ或いはＤと合わせて、若しくは適当な
バイアス回路と９のみ含めて単独に差動段のみの使い方
、レベルシフト回路まで含めての使い方、出力回路まで
含めての使い方の他、レベルシフト段の出力に差動段を
接続しての使い方、差動段に差動段を接続しての使い方
等、幾つか用途に合わせて使うことができる。又、コン
パレーターとして、二信号を比較することにも使用でき
るし、ＶＤＤ以上入力電圧は、ボルテージフォロアーで
はカットする、いわば整流器としても使用できる。 ［００３０］ 次に、ＶＤＤ−■ＳＳ−電源使用の演算増幅器は、図５
或いは図６における基準電圧源Ｃ，Ｄをそれぞれ図１６
、図１７の様にすることで可能である。図１６において
は、図５における全く特性の等しいＮチャネルトランジ
スタ１．２のうち１のゲートをドレインと接続すること
で内部に中間電圧をつくり、５のソースをこれと接続し
、５による電流の増加を５と全く特性の等しい３９を新
たに１と並列させて接続することでその中間電圧を安定
化させている。なぜなら、５の実効ゲートは３９の実効
ゲート電圧になるからである。図１７においては、全く
の特性の等しい４０．４１のＮチャネルトランジスタで
中間電圧をつくり、５のソースをこれと接続し、５によ
る電流の増加を５と全く特性の等しい４２を新たに４０
と並列させて接続することでその中間電圧を安定化させ
ている。この図１６、図１７においても先述した注意、
すなわちＮ基盤からではなく、Ｐ−基盤でＭＯＳを造っ
た場合のこと、さらにチャネルドーピングの施し方の有
無は有効である。 例えば、図１６、図５のＥ、Ｆ、Ｇ、Ｈにおいてイオン
打ち込みとして、例えば３１Ｐ＋、みを使用し、Ｐチャ
ネルトランジスタのゲートの破線をとり、チャネルドー
ピングされるＮチャネルトランジスタのスレッシュホル
ドに合わせてＰチャネルトランジスタのスレッシュホル
ドを合わせ、Ｎ基盤の濃度を決定するとか図１７におい
て、４０，４１はチャネルドーピングしないＮチャネル
トランジスタとするとか、或いは図１７、図５のＥ、Ｆ
、Ｇ、Ｈにおいて、イオン打ち込みとして、例えば１１
Ｂ勤みを使用し、Ｎチャネルトランジスタのゲート破線
をとり、チャネルドーピングされるＰチャネルトランジ
スタのスレッシュホルドに合わせて、Ｎチャネルトラン
ジスタのＰ−層の濃度を決定する類である。又、このよ
うな−電源使用ができると、微小信号の増幅で外部ＧＮ
ＤをｖＤＤとする非常に興味ある構成がとれる。又、先
述した差動増幅器、コンパレータ、整流器等の使用もも
ちろん可能である。 ［００３１］

【発明の効果】

いずれにしても、上記発明によって、Ｃ−ＭＯＳによる
差動、演算、コンパレータ、整流等のアナログ回路が論
理回路等のデジタル回路と同−ＭＯＳチップ上にモノリ
シックに造ることができる。更に、本発明では差動増幅
幅を構成するトランジスタ１１．１３のゲート電極を、
一方のトランジスタのドレイン電極に接続したので、両
トランジスタを共に飽和領域で作動させることができる
。しかも両トランジスタのゲート電極が共通接続されて
いることから、飽和領域でのドレイン電流がほぼゲート
電圧のみに依存する性質により両トランジスタのドレイ
ン電流が等しくなり、この結果、トランジスタ１０．１
２はゲート電圧が相違しても等しい電流が流れるように
作用するので差動増幅段の出力ｖＤ１は大きな利益を得
ることができる。

【図面の簡単な説明】 【図ＩＩＭＯ３を表わす図。 【図２】図ＩＭＯ３の電流−電圧特性を示す図。 【図３】図１．２ＭＯ３の増幅の方法を示す図。 【図４】本発明の演算増幅器の説明図。 【図５】本発明の演算増幅器の一具体例を示す図。 【図６】〜【図１５】図５本発明の演算増幅器の他の具
体例、バリエーション、あるいは説明図。 【図１６】　【図１７】本発明の演算増幅器のもう一つ
の具体例を示す図。 【符号の説明】 Ｇ・ Ｓ・ Ｄ・ ’ＤＳ” ｖＤＳ。 ｖＧＳ。 ■ＧＳ−■ＧＴ’　　”　　　　　　　　　　　　　　
　　　　　　　　　　−ソー３間ゲート ソース ドレイン ドレイン・ソース間電流 ドレイン・ソース間電圧 ゲート・ソース間電圧 不飽和（Ａ）、飽和（Ｂ）領域の境界のドレイン電圧 負荷直線 基準電圧源 定電流バイアス部 入力ミラーペアー差動段 レベルシフト増幅段 出力段 電源のプラス・マイナス電位 反転、非反転入力電圧或いはその端子 中間電圧電位或いはその端子 基準電圧或いはその端子 定電流源のゲート電圧或いはその端子 Ｌ・ Ｃ・ Ｄ・ Ｅ、Ｆ・ Ｇ・ Ｈ・ ■ＤＤ゛■５Ｓ Ｖ１゛ＶＮＩ ■ＳＴ’ Ｇ ｖ　　ｖ　　　・反転、非反転入力部トランジスタのド
レイン電圧或いはそのＤ１ゝ　ＤＮＩ 端子 ＶＶ−Ｅ、Ｆ差動段Ｐチャネルトランジスタのソース電
圧或いはそＳ１ゝ　ＳＮＩ の端子 ■、　　　　　　・レベル・シフト段出力電圧或いはそ
の端子ｖｏ　　　　　　・出力段電力或いはその端子Ｓ
１０゛Ｇ１０゛Ｄ１０ ・Ｎチャネルトランジスタ１０の各ソース・ゲート・ド
レインＳ１２・Ｇ１２・Ｄ１２ ・Ｎチャネルトランジスタ１２の各ソース・ゲート・ド
レイン１〜５．７．９．１０．１２．１４．１６．１８
．２０．２４〜２６．２８．２９．３９．４０〜４２ °Ｎチャネルトランジスタ ６．８．１１．１３．１５．１７．１９．２１．２７・
Ｐチャネルトランジスタ ２２．２３・　・モノリシックに造られる抵抗３０．３
１・　・コンデンサー ３２．３３・　・Ｎ、Ｐ拡散層 ３４・　　　　・ゲート酸化膜 ３５・　　　　　・ゲート上メタル配線３６・　　　　
・３３とのコンタクト ３７．３８・　・モノリシックに形成されるコンデンサ
ー【書類者】図面 【図１】 【図２】 【図３】 【図６】 【図７】 【図８】 【図９】 【図１０】 【図１１】 【図１２】 【図１３】 【図１４】 【図１５】 【図１６】 【図１７】 【書類名】 【整理番号】 【提出日】 【あて先】 【事件の表示】 【出願番号】 【発明の名称】 【補正をする者】 【事件との関係】 【識別番号】 【住所又は居所】 【氏名又は名称】 【代表者】 【代理人】 【識別番号】 【弁理士】 【氏名又は名称】　鈴木喜三部 【就業場所郵便番号】１６３ 【就業場所】　　　東京都新宿区西新宿２丁目４番１号
セイコーエプソン株式会社内 ３３４８−８５３１内線２６１０〜２６１５１０００９
３３８Ｂ 平成２年特許願第４０２４５４号 演算増幅器 手続補正書 平成３年１月１１日

Claims (1)

【特許請求の範囲】
1. 【請求項１】基準電圧源、定電流バイアス部、差動増幅
   段、レベルシフト段、或いは、基準電圧源、定電流バイ
   アス部、差動増幅段、レベルシフト段、出力段からなる
   回路において、前記回路の能動素子がすべてモノリシッ
   クな絶縁ゲート型電界効果トランジスタから構成される
   ことを特徴とする演算増幅器。