JPH0445980B2 - - Google Patents
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- JPH0445980B2 JPH0445980B2 JP57022521A JP2252182A JPH0445980B2 JP H0445980 B2 JPH0445980 B2 JP H0445980B2 JP 57022521 A JP57022521 A JP 57022521A JP 2252182 A JP2252182 A JP 2252182A JP H0445980 B2 JPH0445980 B2 JP H0445980B2
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- film
- recess
- semiconductor substrate
- substrate
- sio
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Weting (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、フイールド領域に比較的に厚い絶縁
膜を埋め込む半導体装置の製造方法に関する。
膜を埋め込む半導体装置の製造方法に関する。
半導体としてシリコンを用いた半導体装置、特
にMOS型半導体装置においては寄生チヤンネル
による絶縁不良をなくし、かつ寄生容量を小さく
するために素子間のいわゆるフイールド領域に厚
い絶縁膜を形成する事が行われている。
にMOS型半導体装置においては寄生チヤンネル
による絶縁不良をなくし、かつ寄生容量を小さく
するために素子間のいわゆるフイールド領域に厚
い絶縁膜を形成する事が行われている。
従来このような素子間分離法としては選択酸化
法が良く知られている。これは素子形成領域を耐
酸化性マスク、代表的にはシリコン窒化膜で覆
い、高温酸化を行つてフイールド領域に選択的に
厚い酸化膜を形成する方法である。しかしこのよ
うな選択酸化法においては上記高温酸化中、シリ
コン窒化膜の端部からフイールド酸化膜が鳥のく
ちばし（バーズピーク）状に食い込み、これが素
子形成領域の寸法誤差の原因となり、また集積回
路の高集積化の妨げとなる。
法が良く知られている。これは素子形成領域を耐
酸化性マスク、代表的にはシリコン窒化膜で覆
い、高温酸化を行つてフイールド領域に選択的に
厚い酸化膜を形成する方法である。しかしこのよ
うな選択酸化法においては上記高温酸化中、シリ
コン窒化膜の端部からフイールド酸化膜が鳥のく
ちばし（バーズピーク）状に食い込み、これが素
子形成領域の寸法誤差の原因となり、また集積回
路の高集積化の妨げとなる。
またこのような従来の選択酸化法においては、
フイールド酸化膜を形成後フイールド領域と素子
形成領域にフイード酸化膜厚（約0.7〜1.0μｍ）
の約半分程度の表面段差が形成される。
フイールド酸化膜を形成後フイールド領域と素子
形成領域にフイード酸化膜厚（約0.7〜1.0μｍ）
の約半分程度の表面段差が形成される。
これが後々の工程まで段差として残るため、そ
の後のリングラフイー精度の低下や金属配線の段
差部での信頼性を下げる原因となつていた。
の後のリングラフイー精度の低下や金属配線の段
差部での信頼性を下げる原因となつていた。
これに対し、上記バーズピークをなくし、しか
も平坦にフイールド酸化膜を埋め込む方法が
BOX（Ｂ＝urying Ｏ＝ｘ＝ide into Silicon Groove）
として知られている。
も平坦にフイールド酸化膜を埋め込む方法が
BOX（Ｂ＝urying Ｏ＝ｘ＝ide into Silicon Groove）
として知られている。
BOX法を第１図を用いて簡単に説明する。
まず、第１図ａに示すように、例えばシリコン
基板１を用意して、通常の写真食刻工程により素
子形成領域をマスク２で覆い、フイールド領域の
シリコン基板１を所望のフイールド膜厚分相当エ
ツチングする。次に、第１図ｂに示すように、同
じマスク２を用いてフイールド領域にフイールド
反転防止のためにシリコン基板１と同導型の不純
物３、例えばＰ型基板の場合はボロンをイオン注
入する。その後、第１図ｃに示すようにリフトオ
フ加工法を用いてフイード領域にシリコン酸化膜
４を埋め込む。なお、このリフトオフ加工法は次
のように行う。即ち、全面に例えばPlasma
CVD SiO2膜を堆積する。
基板１を用意して、通常の写真食刻工程により素
子形成領域をマスク２で覆い、フイールド領域の
シリコン基板１を所望のフイールド膜厚分相当エ
ツチングする。次に、第１図ｂに示すように、同
じマスク２を用いてフイールド領域にフイールド
反転防止のためにシリコン基板１と同導型の不純
物３、例えばＰ型基板の場合はボロンをイオン注
入する。その後、第１図ｃに示すようにリフトオ
フ加工法を用いてフイード領域にシリコン酸化膜
４を埋め込む。なお、このリフトオフ加工法は次
のように行う。即ち、全面に例えばPlasma
CVD SiO2膜を堆積する。
次に、例えば弗化アンモニウムで１分程度エツ
チングしてやると、フイールド領域と素子形成領
域の境界にできている段差部の側面に堆積した
PlasmaCVDSiO2膜は平坦部に比べてエツチング
速度が３〜20倍はやいため、上記段差部側面の
Plasma CVD SiO2膜が選択的に除去される。そ
の後、素子形成領域上のマスク２を除去するとマ
スク２上に堆積したPlasma CVD SiO2膜も一緒
に除去され、フイールド領域にのみPlasma
CVD SiO2膜４が埋め込まれる。この時フイール
ド領域と素子形成領域の境界には第１図ｃに示す
ように断面形状が一定の細い溝５が残される。
チングしてやると、フイールド領域と素子形成領
域の境界にできている段差部の側面に堆積した
PlasmaCVDSiO2膜は平坦部に比べてエツチング
速度が３〜20倍はやいため、上記段差部側面の
Plasma CVD SiO2膜が選択的に除去される。そ
の後、素子形成領域上のマスク２を除去するとマ
スク２上に堆積したPlasma CVD SiO2膜も一緒
に除去され、フイールド領域にのみPlasma
CVD SiO2膜４が埋め込まれる。この時フイール
ド領域と素子形成領域の境界には第１図ｃに示す
ように断面形状が一定の細い溝５が残される。
次に、第１図ｄ示すように、上記細い溝５を例
えばCVD SiO2膜６で均一に埋め込むとCVD
SiO2膜６表面には、上記細い溝５の上に一定の
凹部７ができる。次に、流動性でかつ上記CVD
SiO2膜６とエツチング速度が等しくなるような
被膜８を形成し、上記凹部７を埋め込みかつ表面
を平坦にする。その後、第１図ｅに示ように、上
記流動性被膜８およびCVD SiO2膜６を均一にエ
ツチング除去し、さらにエツチングを行ない、素
子形成領域のシリコンを露出させると、フイール
ド領域はほぼ平坦にCVD SiO2膜４とPlasma
CVD SiO2膜６で埋め込まれる。その後素子形成
領域に通常の方法により所望の素子を形成するも
のである。
えばCVD SiO2膜６で均一に埋め込むとCVD
SiO2膜６表面には、上記細い溝５の上に一定の
凹部７ができる。次に、流動性でかつ上記CVD
SiO2膜６とエツチング速度が等しくなるような
被膜８を形成し、上記凹部７を埋め込みかつ表面
を平坦にする。その後、第１図ｅに示ように、上
記流動性被膜８およびCVD SiO2膜６を均一にエ
ツチング除去し、さらにエツチングを行ない、素
子形成領域のシリコンを露出させると、フイール
ド領域はほぼ平坦にCVD SiO2膜４とPlasma
CVD SiO2膜６で埋め込まれる。その後素子形成
領域に通常の方法により所望の素子を形成するも
のである。
このようなBOX法においては、シリコン基板
のエツチングにサイドエツチングのない反応性イ
オンエツチング（RIE）を用いる事により、素子
領域の寸法は写真食刻工程により形成したマスク
寸法によつてのみ規定され、素子形成領域の寸法
誤差を零にする事が可能になる。
のエツチングにサイドエツチングのない反応性イ
オンエツチング（RIE）を用いる事により、素子
領域の寸法は写真食刻工程により形成したマスク
寸法によつてのみ規定され、素子形成領域の寸法
誤差を零にする事が可能になる。
また表面が完全に平坦な構造が得られるように
なつたため、その後のリングライフイー精度が上
がりまた配線の信頼性も著しく向上させる事がで
きる。
なつたため、その後のリングライフイー精度が上
がりまた配線の信頼性も著しく向上させる事がで
きる。
しかしながら、この種の方法では前記第１図ｄ
に示されるCVD SiO2膜６の表面の一定の凹部７
を平坦にすることが困難である。即ち、上記
CVD SiO2膜６を堆積した後、表面を平坦にする
ために流動性被膜８を形成するが、上記一定の凹
部７に流動性被膜８が十分入り込まず空洞が出来
る場合がある。そのため、均一なエツチングを行
なつても上記空洞が残り平坦化できない。さら
に、BOX工程においては、分離領域に形成する
凹部の寸法が小さくなると、前記第１の絶縁膜の
形成において凹部に第１の絶縁膜が残らなくな
る。即ち、第１の絶縁膜として前述のように
Plasma CVD SiO2膜を用いると寸法の小さい凹
部においては、Plasma CVD SiO2膜のリフトオ
フ加工中に上記凹部内のPlasma CVD SiO2膜は
全部除去されてしまう。
に示されるCVD SiO2膜６の表面の一定の凹部７
を平坦にすることが困難である。即ち、上記
CVD SiO2膜６を堆積した後、表面を平坦にする
ために流動性被膜８を形成するが、上記一定の凹
部７に流動性被膜８が十分入り込まず空洞が出来
る場合がある。そのため、均一なエツチングを行
なつても上記空洞が残り平坦化できない。さら
に、BOX工程においては、分離領域に形成する
凹部の寸法が小さくなると、前記第１の絶縁膜の
形成において凹部に第１の絶縁膜が残らなくな
る。即ち、第１の絶縁膜として前述のように
Plasma CVD SiO2膜を用いると寸法の小さい凹
部においては、Plasma CVD SiO2膜のリフトオ
フ加工中に上記凹部内のPlasma CVD SiO2膜は
全部除去されてしまう。
したがつて、寸法の小さい凹部は、第２の絶縁
膜例えばCVD SiO2膜で平坦に埋め込む必要があ
る。しかし、Si基板１の凹部の寸法が小さくな
と、第２図ａに示す如く空洞９ａが形成された
り、また埋め込まれても同図ｂに示す如く酸化膜
４の密度が低くなり、後続するNH4Fのエツチン
グ時に密度の低い所に比してエツチレートが速く
なり、溝ができてしまう。
膜例えばCVD SiO2膜で平坦に埋め込む必要があ
る。しかし、Si基板１の凹部の寸法が小さくな
と、第２図ａに示す如く空洞９ａが形成された
り、また埋め込まれても同図ｂに示す如く酸化膜
４の密度が低くなり、後続するNH4Fのエツチン
グ時に密度の低い所に比してエツチレートが速く
なり、溝ができてしまう。
したがつて、Si基板１の凹部の寸法が小さくな
るとその平坦化を行うことは困難であつた。
るとその平坦化を行うことは困難であつた。
本発明の目的は、素子形成領域とフイールド領
域との表面を完全に平坦化することができ、かつ
フイールド領域の凹部の寸法が小さくなつてもこ
の平坦化を確実に行うことができ、半導体装置の
電気的特性および製造歩留りの向上に寄与し得る
半導体装置の製造方法を提供することにある。
域との表面を完全に平坦化することができ、かつ
フイールド領域の凹部の寸法が小さくなつてもこ
の平坦化を確実に行うことができ、半導体装置の
電気的特性および製造歩留りの向上に寄与し得る
半導体装置の製造方法を提供することにある。
本発明は、半導体装置を製造するに際し、半導
体基板の素子形成領域上に第１の被膜を形成した
のちこの第１の被膜をマスクとして半導体基板を
選択エツチングして該基板のフイールド領域に凹
部を形成し、次いでリフトオフ法を用い上記凹部
に周辺に溝が形成された状態で絶縁性の第２の被
膜を埋め込み、次いで第２の被膜および半導体基
板上に上記溝を埋める如く絶縁性の第３の被膜を
被着し、この第３の被膜上に酸化工程により絶縁
膜となる第４の被膜を被着したのち第４の被膜の
少なくとも一部を酸化し、次いで第４の被膜上を
平坦化し、しかるのち第４の被膜から全面エツチ
ングを施し半導体基板の素子形成領域のみを露出
せしるようにした方法である。
体基板の素子形成領域上に第１の被膜を形成した
のちこの第１の被膜をマスクとして半導体基板を
選択エツチングして該基板のフイールド領域に凹
部を形成し、次いでリフトオフ法を用い上記凹部
に周辺に溝が形成された状態で絶縁性の第２の被
膜を埋め込み、次いで第２の被膜および半導体基
板上に上記溝を埋める如く絶縁性の第３の被膜を
被着し、この第３の被膜上に酸化工程により絶縁
膜となる第４の被膜を被着したのち第４の被膜の
少なくとも一部を酸化し、次いで第４の被膜上を
平坦化し、しかるのち第４の被膜から全面エツチ
ングを施し半導体基板の素子形成領域のみを露出
せしるようにした方法である。
本発明によれば、第３の被膜の形成後カバーレ
ツジの良い第４の被膜を第３の被膜の空洞部或い
は密度の低い所に設け、この第４の被膜を酸化す
ることにより、上記空洞部に絶縁を埋め込んだ
り、上記低密度部をエツチングに対して保護する
ことがきる。このため、Si基板のフイールド領域
の凹部の寸法が小さい場合にあつても、平坦化を
容易に行うことができる。
ツジの良い第４の被膜を第３の被膜の空洞部或い
は密度の低い所に設け、この第４の被膜を酸化す
ることにより、上記空洞部に絶縁を埋め込んだ
り、上記低密度部をエツチングに対して保護する
ことがきる。このため、Si基板のフイールド領域
の凹部の寸法が小さい場合にあつても、平坦化を
容易に行うことができる。
また、第３の被膜のエツチング条件がそれ程き
びしくならなくなり、Si基板の凹部の寸法に拘わ
らず、全ての凹部を絶縁膜で平坦に埋め込むこと
ができる。また、凹部内に埋め込まれた絶縁性の
第２の被膜及び基板上に形成された絶縁性の第３
の被膜上に、酸化工程により絶縁膜となる第４の
被膜を形成しているので、第４の被膜の酸化時に
該被膜の膨脹に起因して基板に加わるストレス及
び基板表面の不純物の再拡散を少なくすることが
できる。したがつて、製作のマージンが大きくと
れ、半導体表面の凹凸がなくなることから半導体
装置の信頼性向上をはかり得る。
びしくならなくなり、Si基板の凹部の寸法に拘わ
らず、全ての凹部を絶縁膜で平坦に埋め込むこと
ができる。また、凹部内に埋め込まれた絶縁性の
第２の被膜及び基板上に形成された絶縁性の第３
の被膜上に、酸化工程により絶縁膜となる第４の
被膜を形成しているので、第４の被膜の酸化時に
該被膜の膨脹に起因して基板に加わるストレス及
び基板表面の不純物の再拡散を少なくすることが
できる。したがつて、製作のマージンが大きくと
れ、半導体表面の凹凸がなくなることから半導体
装置の信頼性向上をはかり得る。
第３図ａ〜ｆは本発明の一実施例に係わる半導
体装置のの製造工程を示す断面図である。まず、
第３図ａに示すように半導体基体、例えば面方位
（100）比抵抗５〜50Ωcm程度のＰ型のシリコン基
板１１を用意し、この基板１１上に例えば厚さ
500Å程度の熱酸化膜１２を形成して、該素子形
成領域をレジスト膜１３（第１の被膜）で覆う。
次に、第３図ｂに示すように、本発明の方法によ
りレジスト膜１３をマスクにして、ボロンのイオ
ン注入を例えば120KeVで行うと射影飛程は0.45μ
ｍであり標準偏差0.11μｍ横方向広がり0.14μｍで
１４に示すように分布する。その後、例えば反応
性イオンエツチング技術で同じレジスト膜１３を
マスクにして、フイールド部のシリコンを前記イ
オン注入により導入された不純物分布のピークよ
り深く0.8μｍ程度エツチングして凹部をつくる。
その後、第３図ｃに示すようにやはり同じマスク
を用いて凹部底面にボロンイオンを20から
30KeV程度の加速電圧で２回目のイオン注入を
行う。次に、第１図ｄに示すように全面に
Plasma CVD膜を堆積し、前述の方法によりフ
イールド領域と素子形成領域の境界に断面形状が
ほぼ一定の細い溝１５を残して、フイールド領域
にPlasma CVD SiO2膜１６（第２の被膜）を残
す。なお、このCVD膜１６の代りにはスパツタ
蒸着したSiO2膜、又はリン、ヒ素、ボロンを含
んだ酸化膜でも良い。
体装置のの製造工程を示す断面図である。まず、
第３図ａに示すように半導体基体、例えば面方位
（100）比抵抗５〜50Ωcm程度のＰ型のシリコン基
板１１を用意し、この基板１１上に例えば厚さ
500Å程度の熱酸化膜１２を形成して、該素子形
成領域をレジスト膜１３（第１の被膜）で覆う。
次に、第３図ｂに示すように、本発明の方法によ
りレジスト膜１３をマスクにして、ボロンのイオ
ン注入を例えば120KeVで行うと射影飛程は0.45μ
ｍであり標準偏差0.11μｍ横方向広がり0.14μｍで
１４に示すように分布する。その後、例えば反応
性イオンエツチング技術で同じレジスト膜１３を
マスクにして、フイールド部のシリコンを前記イ
オン注入により導入された不純物分布のピークよ
り深く0.8μｍ程度エツチングして凹部をつくる。
その後、第３図ｃに示すようにやはり同じマスク
を用いて凹部底面にボロンイオンを20から
30KeV程度の加速電圧で２回目のイオン注入を
行う。次に、第１図ｄに示すように全面に
Plasma CVD膜を堆積し、前述の方法によりフ
イールド領域と素子形成領域の境界に断面形状が
ほぼ一定の細い溝１５を残して、フイールド領域
にPlasma CVD SiO2膜１６（第２の被膜）を残
す。なお、このCVD膜１６の代りにはスパツタ
蒸着したSiO2膜、又はリン、ヒ素、ボロンを含
んだ酸化膜でも良い。
次に、第１図ｅに示すように全面に例えば
CVD法によるSiO2膜１７（第３の被膜）を1μｍ
程度堆積し、さらにこのSiO2膜１７上Poly−Si
１８（第４被膜）をCVD法により500Å厚さに堆
積する。次に第３図ｆに示すように上記Poly−
Si１８をスチーユ酸化法により酸化しSiO2膜２
０に変質せしめる。このときSiO2膜２０の体積
が約２倍となるため、凹部１９は完全に埋め込ま
れる。
CVD法によるSiO2膜１７（第３の被膜）を1μｍ
程度堆積し、さらにこのSiO2膜１７上Poly−Si
１８（第４被膜）をCVD法により500Å厚さに堆
積する。次に第３図ｆに示すように上記Poly−
Si１８をスチーユ酸化法により酸化しSiO2膜２
０に変質せしめる。このときSiO2膜２０の体積
が約２倍となるため、凹部１９は完全に埋め込ま
れる。
次に、第３図ｆに示す如くSiO2膜２０上に
SiO2間２０の表面を平坦化する事が可能な被膜
２１を形成し、表面平坦化する。次に第３図ｇに
示すように上記被膜２１およびSiO2膜２０，１
７を均一にエツチングし、フイールド領域にシリ
コン酸化膜をほぼ平坦に埋め込む。
SiO2間２０の表面を平坦化する事が可能な被膜
２１を形成し、表面平坦化する。次に第３図ｇに
示すように上記被膜２１およびSiO2膜２０，１
７を均一にエツチングし、フイールド領域にシリ
コン酸化膜をほぼ平坦に埋め込む。
ここで被膜２１としては、レジストを塗布して
も良いし、溶融可能なガラス膜例えばリン硅化ガ
ラス、リン−ボロン硅化ガラス膜などを形成後溶
融して平坦化しても良い。この後、半導体基板に
MOS型半導体素子を形成する。
も良いし、溶融可能なガラス膜例えばリン硅化ガ
ラス、リン−ボロン硅化ガラス膜などを形成後溶
融して平坦化しても良い。この後、半導体基板に
MOS型半導体素子を形成する。
かくして本実施例方法によれば、Si基板１１の
素子形成領域とフイールド領域との表面を略完全
に平坦化することができる。また、第３被膜とし
てのPoly−Si１８はカバーレツジがよく凹部１
９の全ての部位に均一に形成され、さらに酸化処
理により絶縁膜２０となり、その体積が２倍に増
えるので、上記凹部１９の表面は滑らかなものに
なる。このため、平坦化膜２１の形成が容易とな
り、この部分で空洞ができる必要もなくなり、さ
らに寸法の小さい凹部においても平坦化は容易と
なる。
素子形成領域とフイールド領域との表面を略完全
に平坦化することができる。また、第３被膜とし
てのPoly−Si１８はカバーレツジがよく凹部１
９の全ての部位に均一に形成され、さらに酸化処
理により絶縁膜２０となり、その体積が２倍に増
えるので、上記凹部１９の表面は滑らかなものに
なる。このため、平坦化膜２１の形成が容易とな
り、この部分で空洞ができる必要もなくなり、さ
らに寸法の小さい凹部においても平坦化は容易と
なる。
なお、本実施例ではＰ型基板を用いる場合につ
いてのみ述べたが、Ｎ型基板の場合に適用できる
のは勿論のことてある。さらに、ＮとＰとが同時
に存在するＣ−MOSの製造に適用することも可
能である。また、前記第３の被膜としてPoly−
Siで説明したが、この代りには酸化工程により体
積が増加し絶縁物となり、かつカバーレツジの良
いものであればよい。さらに、第３の被膜は最初
から絶縁膜であつてもよい。
いてのみ述べたが、Ｎ型基板の場合に適用できる
のは勿論のことてある。さらに、ＮとＰとが同時
に存在するＣ−MOSの製造に適用することも可
能である。また、前記第３の被膜としてPoly−
Siで説明したが、この代りには酸化工程により体
積が増加し絶縁物となり、かつカバーレツジの良
いものであればよい。さらに、第３の被膜は最初
から絶縁膜であつてもよい。
また、第３の被膜としてのPoly−Siに不純物
をイオン打ち込みすれば、酸化時間が短くなり、
空洞の埋め込みが容易となる。さらに、Poly−
Siは必ずしも全部酸化する必要はない。その他、
本発明の要旨を逸脱しない範囲で、種々変形して
実施することができる。
をイオン打ち込みすれば、酸化時間が短くなり、
空洞の埋め込みが容易となる。さらに、Poly−
Siは必ずしも全部酸化する必要はない。その他、
本発明の要旨を逸脱しない範囲で、種々変形して
実施することができる。
第１図ａ〜ｅは従来のBOX法による半導体装
置の製造工程を示す断面図、第２図ａ，ｂは上記
従来方法の問題点を説明するための模式図、第３
図ａ〜ｇは本発明の一実施例に係わる半導体装置
の製造工程を示す断面図である。 １１……シリコン基板、１２……酸化膜、１３
……マスク材（第１の被膜）、１４……フイール
ドイオン注入層、１５……溝、１６……Plasma
CVD SiO2膜（第２の被膜）、１７……CVD
SiO2膜（第３の被膜）、１８……Poli−Si膜（第
４の被膜）、１９……凹部、２０……SiO2膜、２
１……平坦化膜。
置の製造工程を示す断面図、第２図ａ，ｂは上記
従来方法の問題点を説明するための模式図、第３
図ａ〜ｇは本発明の一実施例に係わる半導体装置
の製造工程を示す断面図である。 １１……シリコン基板、１２……酸化膜、１３
……マスク材（第１の被膜）、１４……フイール
ドイオン注入層、１５……溝、１６……Plasma
CVD SiO2膜（第２の被膜）、１７……CVD
SiO2膜（第３の被膜）、１８……Poli−Si膜（第
４の被膜）、１９……凹部、２０……SiO2膜、２
１……平坦化膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の素子形成領域に第１の被膜を形
成する工程と、上記第１の被膜をマスクとして上
記半導体基板を選択エツチングし該基板のフイー
ルド領域に凹部を形成する工程と、上記凹部に絶
縁性の第２の被膜を埋め込む工程と、上記第２の
被膜および半導体基板上に絶縁性の第３の被膜を
被着する工程と、上記第３の被膜上に酸化工程に
より絶縁膜となる第４の被膜を被着する工程と、
上記第４の被膜の少なくとも一部を酸化する工程
と、次いで上記第４の被膜上を平坦化する工程
と、しかるのち上記第４の被膜から前記半導体基
板に至る深さまで全面エツチングし上記半導体基
板の素子形成領域を露出せしめる工程とを具備し
たことを特徴とする半導体装置の製造方法。 ２ 前記フイールド領域に凹部を形成するに際
し、予め前記第１の被膜をマスクとして前記半導
体基板に該基板と同導電型の不純物をイオン打ち
込みすることを特徴とする特許請求の範囲第１項
記載半導体装置の製造方法。 ３ 前記凹部に絶縁性の第２の被膜を埋め込むに
際し、予め上記凹部の底部に前記半導体基板と同
導電型の不純物をイオン打ち込みすることを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022521A JPS58139443A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022521A JPS58139443A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139443A JPS58139443A (ja) | 1983-08-18 |
| JPH0445980B2 true JPH0445980B2 (ja) | 1992-07-28 |
Family
ID=12085074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022521A Granted JPS58139443A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139443A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE202016003402U1 (de) | 2016-05-28 | 2017-08-30 | Neoperl Gmbh | Sanitäre Einsetzeinheit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54589A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Burying method of insulator |
-
1982
- 1982-02-15 JP JP57022521A patent/JPS58139443A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58139443A (ja) | 1983-08-18 |
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