JPH0446236Y2 - - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案はアラーム機能が付いている電子時計に
関するものであり、日常的に使用する目覚し時刻
を記憶させると共に、必要なときには１回だけ異
なる目覚し時刻にアラーム動作を行なわしめ、こ
のアラーム動作の後は日常的な目覚し時刻に再設
定されるアラーム付時計に関するものである。

［従来の技術］ 今日、水晶発振器を内蔵する電子時計は高精度
にして小型化が容易であり、又、アラーム機能等
の付加機能を設けることも容易な為、極めて多く
用いられている。

このアラーム機能を有する電子時計は、通常、
単一のアラーム時刻を設定可能とするものであ
り、アラームセツトスイツチをオン状態にしてお
けば毎日同じ時刻にアラーム報知音を発音させる
ことができるものである。

尚、電子時計によつては複数のアラーム時刻を
記憶させ得るものも有る。

［考案が解決しようとする問題点］ アラーム付時計は、一度アラーム時刻を設定し
ておけば、毎日同一時刻にアラーム報知音を発音
させ得るも、日曜日等一日だけ普段の日と異なる
時刻にアラーム時刻を変更した場合、アラーム時
刻を普段の日の起床時刻等に戻し忘れることがあ
り、不都合を感じる場合が有つた。更に、複数の
アラーム時刻を記憶させ得るアラーム付時計にお
いても、使用者が設定されているアラーム時刻を
選択して切換操作を行なわなければならず、切換
操作を忘れることも有る。

［問題を解決するための手段］ 基準信号発生回路、時刻カウンタ、アラームメ
モリ、時刻修正回路、一致検出回路、発音回路等
を有するアラーム付時計において、前記アラーム
メモリの記憶値をプリセツトロードし得る第２メ
モリ回路と、該第２メモリ回路の記憶値を変更さ
せるアラーム時刻修正回路と、該第２メモリ回路
の記憶値と前記時刻カウンタのカウント値との一
致を検出する第２一致検出回路と、該第２一致検
出回路からの一致信号及び前記一致検出回路から
の一致信号の内、後から出力される一致信号によ
り第２メモリ回路へのロード信号を出力するロー
ド信号発生回路を設けることとし、第２一致検出
回路からの一致信号に応答させて前記発音回路ら
アラーム報知音を発音させることとする。

［作用］ 本考案は従来のアラームメモリの他、第２メモ
リ回路を設けている故、該第２メモリ回路に特定
のアラーム時刻を記憶させ、以て、第２メモリ回
路に記憶させた特定のアラーム時刻に発音回路か
らアラーム報知音を発音させることができ、又、
第２メモリ回路における記憶値と時刻カウンタに
おけるカウント値との一致により第２一致検出回
路から出力される一致信号がロード信号発生回路
に入力されると共に、従前のアラーム付時計と同
様にアラームメモリにおける記憶値と時刻カウン
タにおけるカウント値との一致により一致検出回
路から一致信号が出力され、該一致信号もロード
信号発生回路に入力され、両一致信号の内、後か
ら入力される一致信号に基いてロード信号発生回
路がロード信号を出力し、このロード信号により
第２メモリ回路にアラームメモリの記憶値をプリ
セツトロードさせることができる。

従つて、第２メモリ回路は、記憶値に基き第２
一致検出回路から一度一致信号を出力させると、
前記ロード信号によりアラームメモリの記憶値を
読み込むこととなり、第２メモリ回路に記憶させ
た特定のアラーム時刻は一回限りで消去され、第
２一致検出回路から一致信号を出力させた後はア
ラームメモリに記憶させた通常のアラーム時刻に
戻されることとなる。

［実施例］ 本考案の実施例は、従来のアラーム付時計に設
けられていた基準信号発生回路、時刻カウンタ、
アラームメモリ、時刻修正回路及び発音回路に、
第２メモリ回路、第２一致検出回路、ロード信号
発生回路及びアラーム時刻修正回路を設けると共
に、操作スイツチの増加を防止する為にオンオフ
制御回路等を付設するものである。

この実施例の回路例としては、第１図に示す様
に、水晶発振器等の発振回路１２と分周器１４と
で構成され、異なる周波数である複数の基準信号
を出力する基準信号発生回路１０を有し、又、秒
カウンタ１８、分カウンタ２０、時カウンタ２２
で構成され、前記基準信号発生回路１０からの基
準信号に基いて時刻信号を出力する時刻カウンタ
１６と、分メモリ３４及び時メモリ３６で構成さ
れ、アラーム時刻を記憶するアラームメモリ３２
と、アラームメモリ３２の記憶値と前記時刻カウ
ンタ１６のカウンタ値との一致を検出する一致検
出回路３８、及び、分修正スイツチ２４、時修正
スイツチ２６、切換スイツチ２８の操作に基いて
時刻カウンタ１６のカウント値を修正することが
可能にして、且つ、アラームメモリ３２にアラー
ム時刻を記憶させることが可能な時刻修正回路３
０を有することは従来のアラーム付時計と同様で
ある。

そして、時刻カウンタ１６における分カウンタ
２０及び時カウンタ２２のカウンタ値出力は、前
記一致検出回路３８に送ると共に表示切換回路１
２８を介して表示素子を有する時刻表示回路１４
６に送る他、新たに設けた第２一致検出回路４６
にも送るものとする。

又、新たに設ける第２メモリ回路４０は、前記
アラームメモリ３２における分メモリ３４の記憶
値をプリセツトロードし得る第２分メモリ４２
と、アラームメモリ３２における時メモリ３６の
記憶値をプリセツトロードし得る第２時メモリ４
４と、で構成し、第２分メモリ４２のアツプカウ
ントダウンカウント制御端子と第２時メモリ４４
のアツプカウントダウンカウント制御端子とは後
述のアラーム時刻修正回路７０に接続し、第２分
メモリ４２のφ入力端子もアラーム時刻修正回路
７０に接続すると共に、第２分メモリ４２のキヤ
リー信号出力端子を第２時メモリ４４のφ入力端
子に接続し、第２分メモリ４２のプリセツトロー
ド制御入力端子及び第２時メモリ４４のプリセツ
トロード制御入力端子を後述のロード信号発生回
路４８に接続し、第２分メモリ４２及び第２時メ
モリ４４の記憶出力は第２一致検出回路４６へ送
ると共に表示切換回路１２８を介して時刻表示回
路１４８に送るものとする。

更に、前記一致検出回路３８の一致信号出力端
子はロード信号発生回路４８に接続し、第２一致
検出回路４６の一致信号出力端子をロード信号発
生回路４８と後述のスヌーズ回路１０６とに接続
する。

このロード信号発生回路４８は、２個のフリツ
プフロツプと４個のアンド回路及び２個のオア回
路とで構成し、前記一致検出回路３８の出力端子
を第１フリツプフロツプ５０のセツト入力端子と
第２アンド回路５６の入力端子及び第３アンド回
路５８の否定入力端子とに接続し、第２一致検出
回路４６の出力端子を第２フリツプフロツプ５２
のセツト入力端子と第１アンド回路５４及び第２
アンド回路５６の各入力端子とに接続し、第１フ
リツプフロツプ５０のＱ出力端子を第１アンド回
路５４の入力端子と第３アンド回路５８の入力端
子とに、又、第２フリツプフロツプ５２のＱ出力
端子を第３アンド回路５８の入力端子に接続し、
第１アンド回路５４、第２アンド回路５６及び第
３アンド回路５８の各出力端子を第１オア回路６
０を介して第２オア回路６４の入力端子に接続す
る。更に、一入力端子が切換スイツチ２８に接続
され、他の一入力端子が基準信号発生回路１０に
おける分周器１４に接続された第４アンド回路６
２の出力端子を第２オア回路６４の入力端子に接
続し、第２オア回路６４の出力端子は第１フリツ
プフロツプ５０及び第２フリツプフロツプ５２の
各リセツト入力端子に接続すると共に、前記第２
メモリ回路４０における第２分メモリ４２のプリ
セツトロード制御入力端子と第２時メモリ４４の
プリセツトロード制御入力端子とに接続する。

この本考案に係るアラーム付時計の実施例で
は、切換スイツチ２８をオン状態とし、従来のア
ラーム付時計と同様に分修正スイツチ２４及び時
修正スイツチ２６を操作してアラームメモリ３２
にアラーム時刻を記憶させる際、第２図４に示す
様に切換スイツチ２８がオン状態とされてＡ信号
がＨレベルになると第４アンド回路６２が開き、
該第４アンド回路６２を通過したφ₀基準信号が
P7信号に出力され、このφ₀基準信号は第２オア
回路６４を通過することによりロード信号として
Ｄ信号に出力されることとなり、このロード信号
によつて第２メモリ回路４０における第２分メモ
リ４２及び第２時メモリ４４は常にアラームメモ
リ３２における分メモリ３４及び時メモリ３６の
記憶値をロードすることとなる。

従つて、分修正スイツチ２４及び時修正スイツ
チ２６によりアラームメモリ３２にアラーム時刻
を記憶させる場合、このアラーム時刻は直に第２
メモリ回路４０にプリセツトされることとなり、
この第２メモリ回路４０の記憶値は表示切換回路
１２８を介して時刻表示回路１４６にて表示され
る故、時刻表示回路１４６を見ることにより分修
正スイツチ２４及び時修正スイツチ２６を操作し
てアラーム時刻を設定することができる。

そして、第２メモリ回路４０に記憶させたアラ
ーム時刻と時刻カウンタ１６のカウント値が一致
すると第２一致検出回路４６から一致信号が出力
され、この一致信号によりスヌーズ回路１０６が
作動して発音回路１２０からアラーム報知音を発
音させることができる。

この様にアラームメモリ３２の記憶値と第２メ
モリ回路４０の記憶値とが一致しているとき、ロ
ード信号発生回路４８では、第２図３に示す様
に、一致検出回路３８からの一致信号としてＢ信
号に出力されるＨレベル信号により第１フリツプ
フロツプ５０がセツト状態とされると共に、第２
一致検出回路４６からの一致信号としてＣ信号に
出力されるＨレベル信号により第２フリツプフロ
ツプ５２がセツト状態とされ、第１フリツプフロ
ツプ５０のＱ出力であるP1信号及び第２フリツ
プフロツプ５２のＱ出力であるP2信号がＨレベ
ルとなり、第１アンド回路５４の出力であるP3
信号と第２アンド回路５６の出力であるP5信号
もＨレベルとなり、このＨレベル信号が第１オア
回路６０及び第２オア回路６４を介して第１フリ
ツプフロツプ５０及び第２フリツプフロツプ５２
をリセツト状態に戻すこととなる故、P1信号、
P2信号、P3信号及びP5信号には短いＨパルス信
号として現れ、このＨパルス信号は第２オア回路
６４からロード信号としてＤ信号に出力されるこ
とになる。

このロード信号は第２メモリ回路４０における
第２分メモリ４２及び第２時メモリ４４に送ら
れ、第２分メモリ４２にアラームメモリ３２にお
ける分メモリ３４の記憶値をロードさせ、第２時
メモリ４４にアラームメモリ３２における時メモ
リ３６の記憶値をロードさせるものであるも、当
初から分メモリ３４の記憶値と第２分メモリ４２
の記憶値とが同一にして、時メモリ３６の記憶値
と第２時メモリ４４の記憶値とが同一である故、
第２メモリ回路４０におけるアラーム時刻は変更
されることなく、毎日同時刻にアラーム報知音を
発音回路１２０から発音させることができる。

そして、第２メモリ回路４０に普段のアラーム
時刻と異なる特定のアラーム時刻を記憶させると
きは、後述のアラーム時刻修正回路７０からの修
正方向決定信号とクロツク信号とにより記憶値を
修正するものであり、修正方向決定信号を第２分
メモリ４２のアツプカウントダウンカウント制御
端子と第２時メモリ４４のアツプカウントダウン
カウント制御端子とに入力するものとし、例え
ば、該修正方向決定信号であるＥ信号がＬレベル
の場合は第２分メモリ４２及び第２時メモリ４４
はアツプカウント状態とされ、第２分メモリ４２
のφ入力端子に入力されるクロツク信号のパルス
に基いてアツプカウントが行なわれ、又、Ｅ信号
がＨレベルの場合は第２分メモリ４２及び第２時
メモリ４４はダウンカウント状態とされて第２メ
モリ４２のφ入力端子に入力されるクロツク信号
のパルスに基いてダウンカウントが行なわれる
故、第２メモリ回路４０の記憶値を修正すること
ができる。

この様にして、例えば第２メモリ回路４０に普
段のアラーム時刻よりも遅いアラーム時刻を記憶
させた場合、普段のアラーム時刻になると時刻カ
ウンタ１６のカウント値とアラームメモリ３２の
記憶値との一致により、第２図１に示す様に、一
致検出回路３８の出力であるＢ信号にＨレベルの
一致信号が出力され、第１フリツプフロツプ５０
がセツト状態とされて該第１フリツプフロツプ５
０のＱ出力であるP1信号をＨレベルとする。そ
の後、第２メモリ回路４０に記憶させた特定のア
ラーム時刻になると第２一致検出回路４６の出力
であるＣ信号にＨレベルの一致信号が出力され、
この一致信号はP1信号がＨレベルの為に開かれ
ている第１アンド回路５４を通過し、更に第１オ
ア回路６０及び第２オア回路６４を介して第１フ
リツプフロツプ５０及び第２フリツプフロツプ５
２をリセツト状態とする。従つて、第２一致検出
回路４６からの一致信号は短いＨパルス状の信号
となり、このＨパルス信号はＤ信号において第２
メモリ回路４０へのプリセツトロード信号とさ
れ、第２メモリ回路４０にアラームメモリ３２の
記憶値をロードさせることになる。

従つて、第２一致検出回路４６から一致信号が
出力されると、第２メモリ回路４０はその記憶値
をアラームメモリ３２の記憶値に修正されること
となり、特定のアラーム時刻に第２一致検出回路
４６から一致信号を一度出力させるとアラームメ
モリ３２に記憶された日常的なアラーム時刻に自
動的に修正されるものである。

尚、この第２一致検出回路４６からの一致信号
はスヌーズ回路１０６にも送られ、スヌーズ回路
１０６はこの一致信号をトリガとして作動し、報
知信号がスヌーズ回路１０６から出力されて発音
回路１２０からアラーム報知音が発音されること
になる。

又、普段のアラーム時刻よりも早い特定のアラ
ーム時刻を第２メモリ回路４０に記憶させた場合
は、第２メモリ回路４０の記憶値と時刻カウンタ
１６のカウント値とが一致すると、第２一致検出
回路４６からＨレベルの一致信号がＣ信号に出力
され、この一致信号によりスヌーズ回路１０６が
作動して発音回路１２０からアラーム報知音を発
音させることができ、且つ、第２図２に示す様
に、第２フリツプフロツプ５２のＱ出力である
P2信号がＨレベルとなり、所要時間後に一致検
出回路３８からＢ信号にＨレベルの一致信号が出
力されると、第１フリツプフロツプ５０のＱ出力
であるP1信号もＨレベルとなり、時刻カウンタ
１６におけるカウント値が進行して一致検出回路
３８からの一致信号が出力されなくなり、Ｂ信号
がＬレベルに戻ると第３アンド回路５８がその出
力であるP4信号をＨレベルとし、このＨレベル
信号は第１オア回路６０及び第２オア回路６４を
介して第１フリツプフロツプ５０及び第２フリツ
プフロツプ５２をリセツトする故、第３アンド回
路５８の出力信号としては短いＨパルス信号が出
力されることになる。この第３アンド回路５８か
ら出力されたＨパルスは第１オア回路６０及び第
２オア回路６４を介してＤ信号により第２メモリ
回路４０へのロード信号とされている故、このロ
ード信号により第２メモリ回路４０はアラームメ
モリ３２の記憶値をプリセツトロードすることに
なる。

従つて、アラームメモリ３２に記憶させた通常
のアラーム時刻よりも特定のアラーム時刻を第２
メモリ回路４０に記憶させた場合は、特定のアラ
ーム時刻に第２一致検出回路４６からの一致信号
によりスヌーズ回路１０６を作動させ、以て発音
回路１２０からアラーム報知音を発音させ得るこ
ととなり、その後、通常のアラーム時刻に一致検
出回路３８から一致信号が出力され、時刻カウン
タ１６のカウント値がアラーム時刻を越えて一致
検出回路３８からの一致信号の出力が停止された
ときにロード信号発生回路４８からのロード信号
により第２メモリ回路４０の記憶値が自動的にア
ラームメモリ３２の記憶値に戻されることとな
る。即ち、特定のアラーム時刻にスヌーズ回路１
０６を一回だけ作動させ、その後第２メモリ回路
４０の記憶値をアラームメモリ３２の記憶値に修
正することになる。

そして、上記第２メモリ回路４０の記憶値を修
正するアラーム時刻修正回路７０としては、一端
がＨレベル電源に接続された第１修正スイツチ６
６の他端を第５アンド回路７２、第７アンド回路
８４及び第３オア回路８０の各入力端子に接続
し、一端がＨレベル電源に接続された第２修正ス
イツチ６８の他端を第６アンド回路７４、第７ア
ンド回路８４及び第３オア回路８０の各入力端子
に接続し、第５アンド回路７２の出力端子を第３
フリツプフロツプ７６のセツト入力端子に、第２
フリツプフロツプ７６のＱ出力端子を第６アンド
回路７４の否定入力端子に、第６アンド回路７４
の出力端子を第４フリツプフロツプ７８のセツト
入力端子に、第２フリツプフロツプ７８のＱち出
力端子を第５アンド回路７２の否定入力端子に接
続すると共に、該第フリツプフロツプ７８のＱ出
力を前述の修正方向決定信号とすべく該Ｑ出力端
子を前記第２メモリ回路４０における第２分メモ
リ４２及び第２時メモリ４４の各アツプカウント
ダウンカウント制御端子に接続するものであり、
第３オア回路８０の出力端子はインバータ８２を
介して第３フリツプフロツプ７６及び第４フリツ
プフロツプ７８の各リセツト入力端子に接続する
と共に、後述のオンオフ制御回路９０に接続し、
第７アンド回路８４の出力端子は第９アンド回路
８８の入力端子に接続すると共に、後述のオンオ
フ制御回路９０及びスヌーズ回路１０６に接続
し、第９アンド回路８８の他の入力端子には第８
アンド回路８６を介して基準信号発生回路１０か
らのφ₁基準信号を入力し、第８アンド回路８６
の一入力端子は否定入力形としてオンオフ制御回
路９０に接続し、第９アンド回路８８の出力端子
は第２メモリ回路４０における第２分メモリ４２
のφ入力端子に接続するものである。

そしてオンオフ制御回路９０としては、第10ア
ンド回路９２及び第12アンド回路１００の各入力
端子と第４オア回路９８の否定入力端子とを前記
アラーム時刻修正回路７０における第３オア回路
８０の出力端子に接続し、第11アンド回路９６及
び第13アンド回路１０２の各入力端子をアラーム
時刻修正回路７０における第７アンド回路８４の
出力端子に接続し、第10アンド回路９２の出力端
子は第１パルスカウンタ９４のφ入力端子に接続
し、第11アンド回路９６の出力端子は第４オア回
路９８の入力端子に、第４オア回路９８の出力端
子は第１パルスカウンタ９４のリセツト入力端子
に接続する他、後述のスヌーズ回路１０６に接続
し、第１パルスカウンタ９４のキヤリー信号出力
端子は前述のアラーム時刻修正回路７０における
第８アンド回路８６の否定入力端子に接続する
他、当該オンオフ制御回路９０における第10アン
ド回路９２、第11アンド回路９６及び第12アンド
回路１００の各否定入力端子と第13アンド回路１
０２の通常入力端子に接続し、且つ、後述のスヌ
ーズ回路１０６にも接続する。又、第12アンド回
路１００及び第13アンド回路１０２の両出力端子
は第５オア回路１０４を介して後述の表示切換回
路１２８に接続する。尚、第10アンド回路９２は
三入力型にして、残る一入力端子にはφ₃基準信
号を入力するものとする。

従つて、アラーム時刻修正回路７０では第１修
正スイツチ６６をオン状態としてR1信号をＨレ
ベルとし、以て第３フリツプフロツプ７６をセツ
ト状態とすると第６アンド回路７４が閉じられ、
以てR4信号をＬレベルに維持させることとなり、
第２修正スイツチ６８を断続させても第４フリツ
プフロツプ７８のリセツト状態を維持することが
でき、第３図に示す様に修正方向決定信号である
Ｅ信号をＬレベルに維持して第２メモリ回路４０
における第２分メモリ４２及び第２時メモリ４４
をアツプカウント状態に固定できる。この様に第
１修正スイツチ６６をオン状態にした後、第２修
正スイツチ６８をオン状態としてR2信号をＨレ
ベルにすると第７アンド回路８４の出力であるＩ
信号がＨレベルとなり、第９アンド回路８８を開
き、Ｆ信号にクロツク信号としてφ₁基準信号を
送り、以て第２メモリ回路４０における第２分メ
モリ４２及び第２時メモリ４４の記憶値を増加さ
せることができる。

そして、オンオフ制御回路９０ではＧ信号がＨ
レベルである故、第10アンド回路９２が開かれて
S1信号にφ⁴基準信号のパルスが出力され、該パ
ルスを第１パルスカウンタ９４でカウントするこ
とが開始されるも、該第１パルスカウンタ９４か
らキヤリー信号が出力される迄の時間内に第２修
正スイツチ６８もオン状態にされると、第11アン
ド回路９６の出力であるS2信号がＨレベルとな
り、このS2信号が第４オア回路９８を介してＭ
信号をＨレベルとし、第１パルスカウンタ９４を
リセツトすることとなる故、第２修正スイツチ６
８と一定時間内で断続させている間は第１パルス
カウンタ９４からキヤリー信号が出力されず、ア
ラーム時刻修正回路７０における第８アンド回路
８６は開かれた状態とされて第２修正スイツチ６
８のオン状態時に第９アンド回路８８からクロツ
ク信号の出力を持続させることができる。そし
て、第２修正スイツチ６８の断続操作を一定時間
以上行なわなければ、第１パルスカウンタ９４が
キヤリー信号を出力してＫ信号をＨレベルとし、
当該オンオフ制御回路９０における第10アンド回
路９２、第11アンド回路９６及び第12アンド回路
１００を閉じると共に、アラーム時刻修正回路７
０における第８アンド回路８６を閉じ、第２修正
スイツチ６８を断続させてもアラーム時刻修正回
路７０からクロツク信号が出力されることを防止
する。

尚、キヤリー信号が第１パルスカウンタ９４か
ら出力されていない状態で第１修正スイツチ６６
をオン状態とし、Ｇ信号がＨレベルになると第１
２アンド回路１００の出力であるＳ３信号がＨレ
ベルとなり、第５オア回路１０４の出力であるＪ
信号がＨレベルとなつて表示切換回路１２８を介
した時刻表示回路１４６には第２メモリ回路４０
の記憶時刻が表示される。

上記操作例は第１修正スイツチ６６を先ずオン
状態として第２修正スイツチ６８を断続させた場
合であり、第２修正スイツチ６８をオン状態とし
た後に第１修正スイツチ６６を断続する場合は、
R2信号が先にＨレベルとなり、R4信号がＨレベ
ルとなる為に第４フリツプフロツプ７８がセツト
状態とされ、第４フリツプフロツプ７８のＱ出力
であるＥ信号はＨレベルとなつて第５アンド回路
７２を閉じ、第１修正スイツチ６６の断続によつ
て修正方向決定信号であるＥ信号のＨレベルを変
化させない故、第２メモリ回路４０のダウンカウ
ント状態を維持し、以て第１修正スイツチ６６の
断続操作によつてＦ信号にクロツク信号を出力さ
せると第２メモリ回路４０の記憶値を減少させる
ことができる。

又、スヌーズ回路１０６としては、第５フリツ
プフロツプ１０８のセツト入力端子と第２パルス
カウンタ１１４のセツト入力端子とを前記第２一
致検出回路４６の出力端子に接続し、第５フリツ
プフロツプ１０８のリセツト入力端子と第７オア
回路１１８の入力端子とを前記オンオフ制御回路
９０における第４オア回路９８の出力端子に接続
し、且つ、第15アンド回路１１６の入力端子を前
記アラーム時刻修正回路７０における第７アンド
回路８４と前記オンオフ制御回路９０における第
１パルスカウンタ９４のキヤリー信号出力端子と
に接続し、更に、前記第５フリツプフロツプ１０
８のＱ出力端子を第16アンド回路１１０の入力端
子と後述の表示切換回路１２８とに接続し、第16
アンド回路１１０の他の入力端子にはφ₄基準信
号を入力し、第１６アンド回路１１０の出力端子
は第１７アンド回路１１２を介して第２パルスカ
ウンタ１１４のφ入力端子に接続し、第２パルス
カウンタ１１４のキヤリー信号出力端子は前記第
１７アンド回路１１２の否定入力端子に接続する
と共に後述の発音回路１２０に接続し、前記第15
アンド回路１１６の出力端子を前記第７オア回路
１１８を介して第２パルスカウンタ１１４のリセ
ツト入力端子に接続するものである。

従つて、このスヌーズ回路１０６においては、
第３図のタイムチヤートに示した如く、第１修正
スイツチ６６及び第２修正スイツチ６８が共にオ
フ状態とされ、Ｇ信号がＬレベル、従つて第４オ
ア回路９８の出力であるＭ信号がＨレベルの場合
は、第５フリツプフロツプ１０８及び第２パルス
カウンタ１１４のリセツト状態が維持され、第４
図に示す様に第２パルスカウンタ１１４の出力で
あるＯ信号をＬレベルとするものであり、発音回
路１２０を発音させることが無い。

又、第１修正スイツチ６８又は第２修正スイツ
チ６８の何れかがオン状態とされ、Ｍ信号がＬレ
ベルのとき、第２一致検出回路４６の出力信号で
あるＣ信号にＨレベルの一致信号が出力される
と、第５フリツプフロツプ１０８及び第２パルス
カウンタ１１４がセツト状態とされ、Ｎ信号がＨ
レベルになると共に第２パルスカウンタ１１４の
キヤリー信号出力端子からのＯ信号もＨレベルと
なつて報知信号が出力され、発音回路１２０から
アラーム報知音が発音される。そしてアラーム報
知音が発音されているときに、オフ状態の第１修
正スイツチ６６又は第２修正スイツチ６８をオン
状態にすると、アラーム時刻修正回路７０からの
Ｉ信号がＨレベルとなり第15アンド回路１１６の
出力信号であるT1信号がＨレベルとなつて第２
パルスカウンタ１１４をリセツトし、Ｏ信号をＬ
レベルに戻して報知信号の出力を停止させる。

しかし、第５フリツプフロツプ１０８のＱ出力
であるＮ信号がＨレベルに維持されている為、第
16アンド回路１１０の出力信号であるT2信号に
φ₄基準信号が出力されており、Ｏ信号がＬレベ
ルとなつた為にφ₄基準信号が第17アンド回路１
１２を通つてT3信号に出力され、このパルスを
第２パルスカウンタ１１４がカウントし、一定時
間後に再度Ｏ信号をＨレベルに戻して報知信号を
出力する。

そして第１修正スイツチ６６及び第２修正スイ
ツチ６８を共にオフ状態とし、Ｇ信号をＬレベル
とすることによりオンオフ制御回路９０における
第４オア回路９８の出力であるＭ信号をＨレベル
とすれば、第５フリツプフロツプ１０８及び第２
パルスカウンタ１１４をリセツト状態に戻し、ス
ヌーズ動作を停止させることができる。

尚、発音回路１２０としては、三入力型の第18
アンド回路１２２にスヌーズ回路１０６からの報
知信号を入力すると共に、該第18アンド回路１２
２に可聴周波数のφ₆基準信号を入力し、且つ、
アラーム報知音を断続音とさせる為のφ₅基準信
号を入力し、該第18アンド回路１２２の出力端子
をドライバー１２４を介してスピーカ１２６に接
続することは従来の発音回路１２０と同様であ
り、又、表示切換回路１２８は否定入力端子がス
ヌーズ回路１０６における第５フリツプフロツプ
１０８のＱ出力端子に接続され、通常入力端子が
オンオフ制御回路９０における第５オア回路１０
４の出力端子に接続された第14アンド回路１３０
の出力端子を第６オア回路１３２を介して第１ア
ンド回路群１３４の各否定入力端子と第３アンド
回路群１４０の各否定入力端子とに、更に第２ア
ンド回路群１３６の各通常入力端子と第４アンド
回路群１４２の各通常入力端子とに接続し、第１
アンド回路群１３４の各出力端子と第２アンド回
路群１３６の各出力端子とは第１オア回路１３８
を介して時刻表示回路１４６に、又、第３アンド
回路群１４０の各出力端子と第４アンド回路群１
４２の各出力端子とは第２オア回路群１４４を介
して時刻表示回路１４６に接続するものであり、
前記第６オア回路１３２の他の入力端子は前記切
換スイツチ２８に、第１アンド回路群１３４の各
入力端子は時刻カウンタ１６におかる時カウンタ
２２に、第２アンド回路群１３６の各入力端子は
第２メモリ回路４０における第２時メモリ４４
に、第３アンド回路群１４０の各入力端子は時刻
カウンタ１６における分カウンタ２０に、第４ア
ンド回路群１４２の各入力端子は第２メモリ回路
４０における第２分メモリ４２に各々接続する。

従つて、表示切換回路１２８は、切換スイツチ
２８をオン状態とし、分修正スイツチ２４及び時
修正スイツチ２６によりアラームメモリ３２の記
憶値を修正する場合はＡ信号がＨレベルの為、第
６オア回路１３２の出力であるＵ信号をＨレベル
とし、第２アンド回路群１３６及び第４アンド回
路群１４２を介してアラームメモリ３２の記憶値
がプリセツトロードされる第２メモリ回路４０の
記憶値を時刻表示回路１４６に出力し、又、第１
修正スイツチ６０及び第２修正スイツチ６８を操
作して第２メモリ回路４０の記憶値を増加又は減
少させる場合は、第４図に示す様にオンオフ制御
回路９０からのＪ信号がＨレベルの為、第14アン
ド回路１３０及び第６オア回路１３２を介してＵ
信号をＨレベルとし、以て第２メモリ回路４０の
記憶値を時刻表示回路１４６に出力するものであ
り、通常の場合はＵ信号とＬレベルとして第１ア
ンド回路群１３４及び第３アンド回路群１４０を
開き、以て時刻カウンタ１６における分カウンタ
２０及び時カウンタ２２のカウント値である時刻
信号を時刻表示回路１４６に出力する。

上述の如く本実施例のアラーム付時計は、アラ
ームメモリ３２の他に第２メモリ回路４０を有
し、ロード信号発生回路４８をも有する故、アラ
ームメモリ３２に記憶させたアラーム時刻と異な
る特定のアラーム時刻が第２メモリ回路４０に記
憶されている場合は特定のアラーム時刻にアラー
ム報知音を発音させ、その後、第２メモリ回路４
０の記憶値としてアラームメモリ３２の記憶値を
プリセツトロードして自動的に日常的なアラーム
時刻に戻すものであり、第２メモリ回路４０の記
憶値修正に用いる第１修正スイツチ６６及び第２
修正スイツチ６８はオンオフ制御回路９０及びス
ヌーズ回路１０６によりタイマーセツトリセツト
スイツチ及びスヌーズスイツチを兼ねる故、操作
スイツチの個数を比較的少なくすることができ
る。

［考案の効果］ 本考案は第２メモリ回路及び第２一致検出回路
とロード信号発生回路とを付加することによりア
ラームメモリに記憶させる通常のアラーム時刻と
異なる特定のアラーム時刻を第２メモリ回路に記
憶させ、以て特定のアラーム時刻にアラーム報知
音を発音させ得るものであり、この第２メモリ回
路に記憶させた特定のアラーム時刻は、一度第２
一致検出回路から一致信号を出力させるとロード
信号発生回路からのロード信号によりアラームメ
モリに記憶させた日常的なアラーム時刻に戻され
るものである。

従つて、普段の起床時刻と異なる特定のアラー
ム時刻を第２メモリ回路に記憶させれば、特定の
アラーム時刻にアラーム報知音を発音させるのは
一回だけであり、翌日以降のアラーム時刻は普段
のアラーム時刻へ自動的に戻されている故、一回
だけ通常のアラーム時刻と異なるアラーム時刻を
設定した場合の戻し忘れを生じることがない。

【図面の簡単な説明】

第１図は本考案に係るアラーム付時計の実施例
を示す回路図、第２図はロード信号発生回路の作
動を示すタイムチヤート図、第３図はアラーム時
刻修正回路及びオンオフ制御回路の作動を示すタ
イムチヤート図、第４図はスヌーズ回路１０６及
び表示切換回路の作動を示すタイムチヤート図。 １０……基準信号発生回路、１６……時刻カウ
ンタ、３０……時刻修正回路、３２……アラーム
メモリ、３８……一致検出回路、４０……第２メ
モリ回路、４６……第２一致検出回路、４８……
ロード信号発生回路、６６……第１修正スイツ
チ、６８……第２修正スイツチ、７０……アラー
ム時刻修正回路、９０……オンオフ制御回路、１
０６……スヌーズ回路、１２０……発音回路、１
２８……表示切換回路、１４６……時刻表示回
路。

Claims (1)

1. 【実用新案登録請求の範囲】 基準信号発生回路と、 該基準信号発生回路からの基準信号により時刻
   をカウントする時刻カウンタと、 アラーム時刻を記憶するアラームメモリと、 アラーム時刻及び表示される現時刻を修正する
   時刻修正回路と、 時刻カウンタでカウントされた現時刻とアラー
   ムメモリに記憶させたアラーム時刻とが一致した
   ときに一致信号を出力する一致検出回路と、 一致信号に応答してアラーム報知音を発音させ
   得る発音回路と、 を有するアラーム付時計において、 前記アラームメモリが記憶しているアラーム時
   刻をプリセツトロード可能な第２メモリ回路と、 第２メモリ回路の記憶値を変更させるアラーム
   時刻修正回路と、 第２メモリ回路の記憶値と前記時刻カウンタの
   カウント値とが一致したときに一致信号を出力
   し、前記発音回路を作動させ得る第２一致検出回
   路と、 前記一致検出回路からの一致信号及び第２一致
   検出回路からの一致信号が入力され、両一致信号
   の内、後から入力される一致信号により第２メモ
   リ回路にロード信号を出力するロード信号発生回
   路と、 を有することを特徴とするアラーム付時計。