JPH0446432A

JPH0446432A - Ａｔｍセル流入規制方式

Info

Publication number: JPH0446432A
Application number: JP2154048A
Authority: JP
Inventors: Tetsuo Tachibana; 橘　哲夫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-06-14
Filing date: 1990-06-14
Publication date: 1992-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　　要〕入力するセルの流入を規制するＡＴＭセル流入規制方式
に関し、セル流入規制回路を小規模な回路で効率良く行うＡＴＶ
セル流入規制方式を提供することを目的とし、加入者が発呼時に申請する使用帯域をもとに帯域計算を
行い、その呼の発呼を許可するか拒否するかを決定する
ＡＴＭ網において、セル数を記憶するカウンタメモリと
、特定時間単位で１より大きい第１の特定値を前記セル
カウンタメモリで記憶するカウンタ値より減算する周期
減算回路と、前記セルカウンタメモリで記憶するカウン
タ値から、セルが到着した際に該セルを破棄するか否か
を判断するセル流入規制制御回路とよりなるように構成
する。

〔産業上の利用分野〕

本発明はＡＴＭＭ４に係り、さらに詳しくは入力するセ
ルの流入を規制するＡＴＶセル流入規制方式に関する。

〔従　来　の　技　術〕

現在、データ量の増加に伴い通信網の高速化が要求され
ている。この高速化に対応するためＡＴＭが検討されて
いる。

ＡＴＭ網では、加入者が発呼時に使用帯域を網に申請し
、網はその値を元に帯域計算を行い、その呼の発呼を許
可するか拒否するかを決定している。しかしながら、も
し加入者の悪意又は不測の事態等により、網に流入する
セルの量が申告した値と極端に違う場合には、発呼時の
帯域計算の前提条件が崩れてしまい、網内でセルの破棄
が頻繁に起こり他の呼に多大な影響を与える可能性があ
る。

このため、網の入口（加入者インタフェース）で網への
セル流入を監視し、加入者から流入してくるセルが極端
に申請値と異なる場合には、申告を越えて流れ込むセル
を破棄している。

第９図は加入者交換機の構成図である。加入者交換機１
０は、加入者線終端装置１１とセル流入規制部１２とよ
りなる加入者対応部１３と、交換部（ＳＷ）１４とより
なる。加入者線より加わった転送要求等は加入者ｖＡＰ
、端装置１１に加わりセル流入規制部１２にセルの転送
要求を加える。そしてセル流入規制部１２は前述した網
の入口すなわち交換部１４への入力を監視し、加入者か
ら入力してくるセルが極端に申請値と異なる場合には申
告を越えて流れ込むセルを破棄している。尚、申告を越
えない量のセルであるならば交換部１４にそのセルを送
出している。

第９図におけるセル流入規制部１２は従来においではリ
ーキーバケット方式が用いられている。

この方式は、セルが流入してくると“°１”カウントア
ツプし、又、一定時間ごとに“１”減算するカウンタを
設け、そのカウンタの値が一定値を越えた場合には、セ
ルを破棄する。すなわちＦＡ（ｔ）＝Ｇ（ｔ）−１８Ｔ
（ｔ／Ｔ）・・・・・・（１）式を求め、ＦＡ（ｔ）＜
αならば、セルを網に入れ、ＦＡ（ｔ）〉αならば、セ
ルを破棄する。尚ここで　ＦＡ（Ｌ）はカウンタの値、
ＩＮＴ　（Ｘ）は小数点以下を切り捨てる関数、Ｇ（ｔ
）は時間ｔでのセル流入個数、Ｔは減算周期（Ｓ）、α
は許容値（セル数）である。

一方、ＡＴＭ網の特性として、１個のインタフェース上
には、複数の呼が存在する。この点を考慮し、従来にお
いては加入者インタフェース部を小さくするとともにリ
ーキーノ＼ケントの処理を多重化している。

第１Ｏ図は従来方式の構成図である。第１０図における
回路は第９図におけるセル流入規制部１２のリーキーバ
ケット方式を行っている。この回路は、セル流入規制制
御回路１５、周期減算回路１６、タイマ１８、メモリア
クセス競合調停部１９、遅延回路２０、セルカウンタメ
モリ２１、空セルパターン発生器２２、セレクタ２３、
ＣＰＵインタフェース２４からなる。伝送路インクフェ
ースすなわち加入者線終端装置から流入するセルを遅延
回路２０に一時的に格納し、そのセルのヘノタ内のＶＣ
Ｉよりセル流入規制制御回路１５が呼を識別し、該当す
るセルのセルカウンタ値が収容されているメモリアドレ
スのセルカウンタメモリ２１からカウント値を読みだし
、セルカウント値が一定値を越えていないかを判定し、
越えている場合にはセルを廃棄している。その後、セル
カウンタ値に士１をしてメモリに書込む。

又、周期減算回路１６では、一定時間にタイマ１８より
加わるクロックに対応し全てのメモリアドレスを読みだ
し、それぞれ１：＄ｉ算（−１）して回しメモリアドレ
スに書込む。前述のセル流入規制制御回路１５が一定値
を越えていないと判断した時には、遅延回路２０に一時
的に記憶したセルをセレクタ２３は選択し、５Ｗ１４に
出力する。

また越えている場合には、セルを破棄する為、セレクタ
２３は空セルパターン発生器２２より発生する空セルパ
ターンを選択し５Ｗ１４へ出力する。

尚、このセレクタ２３の選択の制御は前述のセル流入規
制制御回路１５が行う。以上のような動作により発呼時
に申請する使用帯域を元に帯域計算を行いその発呼を許
可するか否かすなわちセルを送出するか否かを決定して
いる。第１１図は従来のセルカウンタメモリの構成図で
ある。各ＶＣＩに対応しセルカウンタメモリ２１は、そ
れぞれ領域を対応して設けられている。

メモリアクセス競合調停部１９はＣＰＵからのアクセス
要求に対し、セルカウンタメモリ２１や周期減算回路１
６のアクセスを行う。タイマ１８からの周期的な減算要
求に対し周期減算回路１６がアドレスを出力すると、メ
モリアクセス競合調停部１９はそのアドレスをセルカウ
ンタメモリ２１に出力し、セルカウンタメモリ２１より
出力されるデータを周期減算回路１６に出力する。そし
て−１された値を再度セルカウンタメモリ２１に格納す
る。また前述したセル流入規制制御回路１５からのセル
カウンタメモリ２１の呼び出しに対しても、同様である
。

第１２図は従来のセル流入規制回路の処理フローチャー
トである。セル流入規制回路１５はセルが到着した否か
を判別（Ｓｌ）Ｌ、セルが到着していない時にはこの判
別（Ｓｌ）を繰り返す。セルが到着している時（ＹＥＳ
）には、到着したセルに対応するセルカウンタメモリ２
１を呼び出し、そのセルのＶＣＩのカウント値をロード
する（Ｓ２）。続いてセルカウンタ値が特定値（α）以
上であるかを判別（３３）Ｌ、α以上である時（ＹＥＳ
）にはセル破棄（Ｓ４）Ｌ、再度判別Ｓ１から繰り返す
。また判別（Ｓ３）においてセルカウンタ値が特定値（
α）以上でない時（ＮＯ）には、セル通過であるので遅
延回路２２に格納したセルをセレクタ２３が選択５Ｗ１
４へ出力する（Ｓ５）。

続いてそのセルカウンタ値を＋ＩＬ（Ｓ６）さらにカウ
ンタ値をそのＶＣＩ　（Ｓ７）として再度判別（Ｓｌ）
より繰り返す。

第１３図は従来の周期減算回路１６の処理フローチャー
トである。周期減算回路１６は特定時間単位でタイマ１
８から加わるタイマ満了のパルスによって実行を開始す
る。そしてまずＡ＝１　（Ｓ８）とし、アドレスＡから
セルカウンタ値α（Ａ）をロードする（Ｓ９）。そして
セルカウンタ値を−ＩＬ（３１０）、最終アドレスであ
るかを判別しく５ｌｌ）、最終アドレスでない時（ＮＯ
）にはＡを＋１しく５１２）、再度処理（Ｓ９）より実
行する。判別（Ｓｌｌ）において最終アドレスと判断し
たとき（ＹＥＳ）にはタイマからの要求に対する処理を
終了する。

（発明が解決しようとする課題）前述した従来の方式においては（イ）一定時間毎の全て
のメモリアドレスを読みだし減算するために、同時に通
話する呼が多い場合には（現在最大６４に個程度）メモ
リアドレスが増え、メモリのアクセス時間により周期的
な減算が制限される。

また、（ロ）これを防止するためにはメモリを物理的に
分割しなければならず、回路が大規模化する。（ハ）Ａ
ＴＭ網では、数百Ｍｂｐｓまでの通信が１つの網で行わ
れるため、減算周期も呼により、可変にする必要がある
が、従来の方法では、この処理が対応できない等の問題
を有していた。

本発明では、セル流入規制回路を小規模な回路で効率良
く行うＡＴＭセル流入規制方式を提供することを目的と
する。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

本発明は加入者が発呼時に申請する使用帯域を元に帯域
計算を行い、その発呼を許可するか否かを決定するＡＴ
Ｍ４Ｍにおけるものである。

セルカウンタメモリ１はセル数を記憶する。

周期減算回路２は特定時間単位で実行し、工より大きい
第１の特定値を前記セルカウンタメモリ１で記憶するカ
ウント値より減算する。

セル流入規制回路３は前記セルカウンタメモリ１で記憶
するカウント値からセルが到着した際に該セルを破棄す
か否かを判断する。例えばこのセル流入規制回路３は、
前記周期減算回路２で減算する第１の特定値を特定時間
単位で割りさらに前回減算した時点から前記セルが到着
した時点までの時間をかけた値を前記セルカウンタメモ
リ１のカウント値からひいた結果と、第２の特定値とを
比較し、その比較結果によってセルを破棄するか否かを
判断する。

セル減算メモリ４は前記第１の特定値をＶＣＩ毎に記憶
する。

〔作　　　用〕

周期減算回路２は特定時間単位で実行し、第１の特定値
を前記セルカウンタメモリｌで記憶するカウント値より
減算する。そして発呼時にセル流入規制制御回路３が実
行し、前記周期減算回路２で減算する第１の特定値を前
記特定時間で割り、さらに前回減算した時点から前記セ
ルが到着した時点までの時間をかけた値を前記セルカウ
ンタメモリ１のカウンタ値からひいた結果と、第２の特
定値とを比較しその比較結果によってセルを破棄するか
否かを判断する。例えばその比較において大と判断した
ときには破棄し小と判断した時にはセルの網内への流入
を許可する。

前記加入者が発呼時に申請する使用帯域は加入者単位で
異なっており、入力する発呼のＶＣＩ毎にセル減算メモ
リ４で記憶し、これらに対応して周期減算回路２はこの
値を減算する。

以上の動作により、タイマ時間を長くとることができ、
従来と比べ複数回のタイマの割り込みに対し１回の実行
でよく、処理時間が短くなり全処理に対する速度を高速
化することができる。またセル単位で減算数を変化する
ことができるので、帯域の要求に対応してそれぞれを制
御でき、帯域に依存せずに破棄を的確に判断することが
できる。

Ｃ実　　施　　例〕以下図面を用いて本発明の詳細な説明する。

第２図は本発明の実施例の構成図である。なお図中第１
０図におけるる従来と同一の回路においては同一符号を
付して説明を省略する。

セル流入規制制御回路３１には加入者終端装置からの入
力ＡＴＭＨＷが加わり、このセル流入規制制御回路３１
は入力ＡＴＭＨＷを後述するカウンタメモリ等の値によ
って遅延回路２０に格納したセルを出力ＡＴＭＨＷとし
て５Ｗ１４へ出力するか否かを判別する。すなわちセル
流入規制制御回路３１は、入力した入力ＡＴＭＨＷの破
棄指示をした時には空セルパターン発生器２２の出力を
選択し、破棄しないときには遅延回路２０のセルを選択
する選択制御信号をセレクタ２３に一出力する。

セル流入規制制御回路３１、周期減算回路３３、セルカ
ウンタメモリ３４、セル減算メモリ３５、ＣＰＵインタ
フェース３６はアドレス線によって接続している。また
セル流入規制制御回路３１、周期減算回路３３、ＣＰＵ
インタフェース３６、セルカウンタメモリ３４はカウン
タ線によって接続している。さらにセル流入規制制御回
路３１、周期減算回路３２、ＣＰＵインタフェース３６
、セル減算メモリ３５はセル減算線によって接続してい
る。タイマ３２はセル流入規制制御回１３１、周期減算
回路３３、ＣＰＵインタフェース３６に接続している。

尚、図示しないがＣＰ　ｔＪインタフェース３６はＣＰ
Ｕに接続している。従来の周期減算回路１６では、セル
カウンタメモリ３４に記憶されているセルカウンタ値か
らＴ時間毎に１つ減算を行っていたが、本発明における
周期減算回路３２はＴＩ　（ＴＩ＝ＨＸＴ）時間毎にＮ
づ−）Ｋ算を行う。

前述の減算方法では、従来例に比べて単位時間のあたり
制？Ｂｍ人量が多いように見えてしまう。

これを補正するため、以下の手段を持ってこれを解決す
る。実施例のセル流入規制回路３Ｊはセルが到着した際
に、メモリに記憶されているセルカランタイ直からＮｘ
（ｔ／ＴＩ）個を引き、この補正した値をセル廃棄する
か通過するかを判断する際に使用する。尚、Ｔ１は前回
減算した時から、セルが到着した時までの経過時間であ
る。

すなわち、ＦＢ（ｔ）＝Ｇ（ｔ）−ＮｘＷ（ｔ／ＴＩ）　・・・・
・−（２）弐ＦＩＢ（ｔ）−Ｆ（ｔ）−Ｎ　ＸＷ（ｔｌ
／ＴＩ）　−・・・−・（３）式ＦＡＩ（ｔ）＜αなら
ば、セルを網にいれ、ＦＡＩ（ｔ）＞αならば、セルを
廃棄する。

尚、ＦＡ（ｔ）はカウンタの値、βは許容値（セル数）
　、Ｗ（ｔ）は少数点板下を切り捨てる関数、Ｇ（ｔ）
は時間のセル流入個数、Ｔ１はセルカウンタメモリの減
算周期（ＴＩ＝Ｎ　ＸＴ：Ｔは従来のセル減算周期）、
βは許容値（セル数）である。

前述した周期減算回路３２はＴ１時間毎にＮずつ減算を
行うがこれは固定でもよく、また端末単位や発呼単位で
可変でもよい。

可変する場合は、セル減算メモリ３５にセルのＶＣ１単
位で記憶し、周期減算回路３２が■ＣＩ単位に対応する
アドレスを発生し、セルカウンタメモリ３４からデータ
を読み出すとともにその対応するセル減算メモリ３５の
内容をも読みだし、カウンタ値からセル減算数を引いて
セルカウンタメモリ３４に出力する。メモリは周期Ｔ１
毎にＭＣＩ毎に減算するセル数を記憶する。そして周期
減算回路３２は周期Ｔｌ毎であってＭＣＩ毎に、セルカ
ウンタメモリに記憶されているカウンタ値から減算メモ
リに記憶されているセル数を減算する。また減算メモリ
に記憶させるセル数Ｎ１と減算周期Ｔ２は、Ｎ１＝ＮｘＷ　（２／Ｔ）・・−−−−−−−・（４）
式の関係を有する。

例えば、減算周期を基本減算周期Ｔの１／２にしたい場
合には、減算メモリに２ＸＮを記憶させ、ＴＩ（ＴＩ＝
Ｎ　ＸＴ）ごとに２Ｎを減算する。これを行うことによ
り、Ｔ／２周期にセルを１個づつしたと同じ効果を持つ
。

第３図はセルカウンタメモリの構成図、第４図は減算セ
ル数メモリの構成図である。セルカウンタメモリ３４と
セル減算メモリ３５とはＭＣＩ毎にアドレスを対応させ
てセルカウンタＡ、減算セル数Ｂを記憶しており、周期
減算回路３２はアドレス線に同一アドレスを出力するこ
とによってセルカウンタメモリ３４、並びにセル減算メ
モリ３５の値を呼び出す。そしてタイマ３２から加わる
特定時間単位でセルカウンタメモリと減算セル数メモリ
に記憶している値を減算する。またさらにそのその結果
をセルカウンタメモリ３４に格納する。

尚、第３図、第４図のメモリはＶＣＩを４個としている
がこれに限るものではない。また発呼の度にＭＣＩが規
制されるので、この値に対応して減算セル数をセル流入
規制制御回路３１やＣＰＵインタフェース３６を介して
ＣＰＵがセル減算メモリ３５に減算セル数を格納する。

第５図はセルのＡＴＭヘッダ構成図である。セルは８ビ
ツトよりなるオクテツト１〜５３を１セルとし、オクテ
ツト１にＢｕｓｙ、　ＲＥＱ　、　ＶＰＩ　フィールド
、オクテツト２にＶＰＩ　フィールド、ＶＰＩ／ＶＣＩ
フィールド、オクテツト３にＶＣＩ　フィールド、オク
テツト４に同じ＜　ｖｅｒ　フィールド、ＰＲ、ＰＴ、
オクテツト５にＨＥＣを設け、前記オクテツト１〜オク
テツト５によってＡＴＭヘッダを構成している。

一方、セル流入規制回路３１はセルが到着した際にセル
カウンタメモリに記憶されているセルカウンタ値からＮ
２ｘｌＮＴ　（ｔ　１／ＴＩ）を減算し、この補正した
値からセル廃棄するか通過させるかを判断する。尚、こ
こでｔｌは前回減算した時からセルが到着した時までの
経過時間である。

すなわち、ＦＣ（ｔ）＝Ｇ（ｔ）−Ｎ２Ｘ　ＩＮＴ（ｔ／ＴＩ）・
・・・・・（５）弐ＰＣＩ　（ｔ）＝ＦＡ　（ｔ）　−
Ｎ２　Ｘ　ＩＮＴ　（ｔｌ、／ＴＩ）・・・・（６）式
ＰＣＩ（ｔ）＜βならば、セルを網に入れてセルカウン
タを＋１し、ＰＣＩ　（ｔ）　＞βならば、セルを廃棄
する。

ここでβは許容値（セル数）、Ｎ２は減算メモリに記憶
されている減算セルである。

本発明をさらに説明するため以下の前提条件を設定し説
明する。

■ＶＣＩは説明を簡単化するため、Ｏ〜３迄しかないも
のとする。（実際には、０〜６４に迄）■セル減算周期
の基本周期は２セル分の通過時間とする。

■セルカウンタの減算周期は４セル分の通過時間とする
。

■許容値βは一定値として２とする。

■ＶＣＩ＝Ｏのセルカウンタ値の初期値は０とする。

■入力セルＨＷと出力セルＨＷは図９に示すようにセル
が一定間隔（セル周期）で流れていくものとする。

■タイマは、入力セルＭＷに同期しており、セル周期の
１／３のクロックで動作する１２進カウンタで構成され
て・いるものとする。

第８図は前述の前提条件における動作タイミングチャー
トである。第８図の時刻ｔ３の時、入力ＡＴＭＨＷから
セル（ＶＣＩ＝Ｏ）が入力する。

この時、セル流入規制制御回路３１では、セルカウンタ
メモリ３４およびセル減算メモリのアドレスＯから、そ
れぞれｖｃ　Ｉ＝ｏに対応する制御カウンタ値及びセル
減算数を読みだす（この場合は、セルカウンタ値−〇（
前提条件より）、セル減算数−２（４）式と前提条件）
。

第７図は周期減算回路の処理フローチャートである。本
発明の実施例における前述の前提条件によりタイマ３２
は３Ｎ＋１になった時に周期減算回路３２に対し周期減
算起動をかけ処理を開始する。まずＥ＝（ｔ−１）／３
を実行する（Ｓ２０）。

すなわち今回減算するセルカウンタ値が入ったアドレス
を求める。そしてセルカウンタ値Ａ　（Ｅ）とセル減算
値Ｂ　（Ｅ）をロード（Ｓ２１）する。

この処理（Ｓ２１）は処理（Ｓ２２）によって求めたア
トルスをセルカウンタメモリ３４、セル減算メモリ３５
に出力し、そのアドレスに対応した値をセルカウンタ線
とセル減算数線とによって読み出す。続いて周期減算回
路３２はセルカウンタ価Ａ　（Ｅ）−セル減算数Ｂ　（
Ｅ）を行い、それをＡ　（Ｅ）としてセルカウンタメモ
リ３４に格納する（５２２）。続いてＡ　（Ｅ）が負と
なったかを判別し、負でない時（Ｎｏ）には終了し、負
となった時にはＡ　（Ｅ）＝Ｏとし処理を終了する。こ
の処理（Ｓ２３．５２４）によりセルカウンタ値のマイ
ナスとなるのを防止する。

また、流入規制制御回路３２は、前記のセル減算数とタ
イマ値から、補正値をもとめる。この場合は、補正値は
、０となりセル流入規制制御回路３２では、制御を通し
て良いと判断する。この時、セル規制セル回路では、セ
ルカウンタ値に１を足してセルカウンタに書き込み、且
つこのセルを通過させるために第２図のセレクタを０側
にする（セルは遅延回路で上記の処理が完了するまで記
憶される。）。

第６図はセル流入規制制御回路３２の処理フローチャー
トである。セル流入規制回路３Ｉば常に動作し、セル到
着しているか否かを判別する（Ｓ３１）。この判別をし
ておいて到着していない時（ＮＯ）には、再度この判別
（Ｓ３１）を繰り返す。

到着している時（ＹＥＳ）にはＶＣＴに対応するセルカ
ウンタ値Ａ　（Ｎ）をセル減算数Ｂ　（Ｎ）をロードし
く３３２）、続いて補正値の算出（Ｓ３３）を行う。す
なわち、Ｄ＝ＩＮＴ（Ｂ（Ｎ）　Ｘ　（ｔ−３Ｎ）ｍｏｄ１２／
１２）を行う。

ここでＬはタイマ値である。

続いてＡ　（Ｎ）−Ｄ＋１＞βであるかを判別しく５３
４）、β以上でない時（ＮＯ）にはセルを通過させる（
Ｓ３５）。すなわちセレクタ２３を０側に選択し遅延回
路２０で記憶しであるセルを出力ＡＴＭハイウェイとし
て５Ｗ１４へ出力する。そしてＡ　（Ｎ）　−Ａ　（Ｎ
）＋１としく３３６）、Ａ（Ｎ）をセーブする（Ｓ３７
）。又判別（Ｓ３４）においてβ以上である時（ＹＥＳ
）にはセル廃棄（Ｓ３８）する。すなわち空セルパター
ン発生器２２のパターンを出力ＡＴＭＨＷとして出力す
べきセレクタ２３の１側を選択する。処理（Ｓ３７．５
３８）の終了後は再度判別（Ｓ３１）より繰り返す。以
上の動作によりセル流入規制制御回路３１は順次セルが
到着する度にセル廃棄であるかセル通過であるかを判別
しそれぞれに対応した処理を実行する。

一方第８図の時刻ｔ６の時、入力ＡＴＭＨＷからセル（
ＶＣＩ＝Ｏ）が入力してくる。この時、セルカウンタ値
＝１セル減算数＝１補正値＝１補正後の値＝１となる。このため、セル流入規制制御回路３２では、セ
ルを通して良いと判断する。この時、セル流入規制制御
回路３２では、セルカウンタ値に１を加算してセルカウ
ンタメモリ３４に書き込み、且つ、このセルを通過させ
るためにセレクタ２３を０側にする。

第８図の時刻ｔ９の時、入力ＡＴＭＨＷからセル（ＶＣ
Ｉ＝Ｏ）が入力してくる。この時、セルカウンタ値−２セル減算数＝１補正値＝１補正後の値＝２となる。このため、セル流入規制セル出力では、ｖｅｒ
＝ｏのセル流入が許容限度を越えたと判断する。この時
、セル流入規制制御部３２では、セレクタ２３を１側に
して、空セルを出セルＨＷに送出する。

一方、周期減算回路３２は周期的（１セルに一回の割合
）で起動され、前述した第６図の動作フローに従い格納
ＶＣＩ対応のセルカウンタ値を周期的減算する。また、
ｖｅ　ｒ　＝ｏのセルカウンタ値は、時刻ｔ１および時
刻ｔ９のとき減算される。

時刻ｔ＝９の時を例にして動作を説明すると、先ず、タ
イマ３２より周期減算回路３３に起動要求が加わり、周
期減算回路３３は、起動され以下の動作をとる。

■タイマ値よりＶＣＩ＝Ｏの処理を行うことを決定し、
セルカウンタメモリとセル減算メモリから、ＶＣＩ＝Ｏ
用セルカウンタ値とセルカウンタメモリとセル減算数を
読みだしてくる。

■セルカウンタメモリ値からセル減算数をひく。

この時は２−２＝Ｏとなる。

■セルカウンタがマイナスでないか否かを判断し、マイ
ナスの場合は、全てとする。この場合は、０なので処理
をしない。

以上本発明の実施例を用いて詳細に説明したが本発明は
これに限るものではなく、セルカウンタメモリ３４、セ
ル減算メモリ３５を複数設け、個々の端末に対応する発
呼に対しグループ単位で設けて管理することも可能であ
る。また周期減算回路３２は１個さらにはセル流入規制
制御回路３１等の遅延回路セレクタ２３も１個であるが
、これに限らず複数個で１個のセルカウンタメモリ３４
、セル減算メモリ３５を使用してもよい。

〔発明の効果〕

以上述べたように本発明によれば、メモリのアクセス回
数が低下し、回路が簡単化するばかりかシステムの低価
格及び低消費化がはかられる。

【図面の簡単な説明】

第１図は、本発明の原理ブロック図、第２図は、本発明の実施例の構成図、第３図は、第４回は、第５図は、第６図は、 −ト、第７図は、第８図は、第９図は、第１０図は、第１１図は、第１２図は、 −チャート、第１３図は、である。１・・・２・・・３・・・４・・・セル流入規制回路、周期減算回路、セル流入規制制御回路、セル減算メモリ。セルカウンタメモリの構成図、減算セル数メモリの構成図、セルのＡＴＭヘッダの構成図、セル流入規制回路の処理フローチャ周期減算回路の処理フローチャート、動作タイミングチャート、加入者交換機の構成図、従来方式の構成図、従来のセルカウンタメモリの構成図、従来のセル流入規制回路の処理フロ周期減算回路の処理フローチャート

Claims

【特許請求の範囲】１）加入者が発呼時に申請する使用帯域をもとに帯域計
算を行い、その呼の発呼を許可するか拒否するかを決定
するＡＴＭ網において、セル数を記憶するカウンタメモリ（１）と、特定時間単
位で１より大きい第１の特定値を前記セルカウンタメモ
リ（１）で記憶するカウンタ値より減算する周期減算回
路（２）と、前記セルカウンタメモリ（１）で記憶するカウンタ値か
ら、セルが到着した際に該セルを破棄するか否かを判断
するセル流入規制制御回路（３）とよりなることを特徴
とするＡＴＭセル流入規制方式。２）前記セル流入規制制御回路（３）は前記周期減算回
路（２）で減算する第１の特定値を前記特定時間で割り
さらに前回減算した時点から前記セルが到着した時点ま
での時間をかけた値を前記カウンタ値より引いた結果と
第２の特定値とを比較し、該比較結果で判断することを
特徴とする請求項１記載のＡＴＭセル流入規制方式。３）前記第１の特定値を前記セルが有するＶＣＩごとに
記憶するセル減算メモリ（４）を設け、前記周期減算回
路（２）は前記ＶＣＩごとに前記第１の特定値を前記セ
ルカウンタメモリ（１）で記憶するカウンタ値より減算
することを特徴とする請求項１または２記載のＡＴＭセ
ル流入規制方式。