JPH0447587A

JPH0447587A - 半導体記憶装置

Info

Publication number: JPH0447587A
Application number: JP2155034A
Authority: JP
Inventors: Takashi Yoshikawa; 吉川　孝
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-06-15
Filing date: 1990-06-15
Publication date: 1992-02-17
Also published as: US5272678A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ビデオ用のマルチボートＲＡＭ（ランダム・
アクセス・メモリ）等の半導体記憶装置、特に列方向の
データ読出し時間の短縮が可能な半導体記憶装置に関す
るものである。

（従来の技術）従来、この種の分野の技術としては、第２図に示すよう
なものがあった。以下、その構成を図を用いて説明する
。

第２図は、従来の半導体記憶装置の一構成例を示す構成
ブロック図である。

この半導体記憶装置はメモリアレイ１０を備えている。

このメモリアレイ１０は、複数のワード線対１１−１．
１１−２〜１１−ｍ、１２−１゜１２−２〜１２−ｍ、
及び複数のビット線対１３−１．１３−２〜１３−ｎ、
１４−１．１４−２〜１４−ｎを有している。これらワ
ード線対及びビット線対の各交点には、所定のデータを
格納するメモリセル１５ｍ１１〜１５−Ｉｎ、１５−２
１〜１５−２ｎ、１５−ｍ１〜１５−ｍｎと、データ書
込み用のＮチャネルＭＯ８型トランジスタ（以下、Ｎ−
ＭＯＳという＞１６−１１〜１６−１ｎ、１６−２１〜
１６−２ｎ、１６−ｍ１〜１６−ｍｎと、データ読出し
用のＮ−ＭＯ８１７−１１〜１７−１ｎ、１７−２１〜
１７−２ｎ、１７−ｍ１〜１７−ｍｎとが、それぞれ設
けられている。

さらに、ワード線１１−１〜１１−ｍには、読出し用の
行アドレス信号を生成する読出しアドレス生成回路１８
が接続され、ワード線１２−１〜１２−ｍには、書込み
用アドレス信号を生成する書込みアドレス生成回路１９
が接続されている。

ビット線１３−１〜１３−ｎは書込み用のデータを出力
する書込みデータ回路２０に接続されている。

一方、ビット線１４−１〜１４−ｎには、シフト回路２
１が接続されている。このシフト回路２１は、メモリセ
ルアレイ１０から出力されたデータを所定のシフト量２
２ａに応じてシフトさせ、シフト出力データＳｌ、Ｓ２
〜Ｓｎを出力する回路である。シフト回路２１には、前
記所定のシフト量２２ａを出力するシフト量制御回路２
２が接続されると共に、レジスタ２３が接続されている
。

レジスタ２３は、入力有効信号２４ａに基づきシフト出
力データＳ１．８２〜Ｓｎの内、有効なシフト出力デー
タのみを入力させる回路である。そして、レジスタ２３
には、前記入力有効信号２４ａを出力する入力制御回路
２４が接続されている。

次に、例えば列方向のメモリセル１５−１２゜１５−２
２〜１５−ｍ２に記憶されているデータをレジスタ２３
に読出す場合の動作について説明する。なお、メモリセ
ル１５−１２．１５−２２〜１５−ｍ２に記憶されてい
るデータをそれぞれデータＤ１２．Ｄ２２〜Ｄｍ２とす
る。

読出しアドレス生成回路１８が、ワード線１１−１上の
アドレス信号のみを有効にすると、Ｎ−ＭＯ３１？−１
１，１７−１１２〜１７−１ｎがオンする。その結果、
メモリセル１５−１１．１５−１２〜１５−１ｎに記憶
されているデータは、ビット線１４−１．１４−２〜１
４−ｎにそれぞれ出力され、シフト回＃ｔ２１に入力さ
れる。シフト回路２１は、シフト量制御回路２２から出
力されるシフト量２２ａにより前記データを１ビツト左
にシフトし、シフト出力データＳｌ、８２〜Ｓｎをレジ
スタ２３へ出力する。レジスタ２３には、入力制御回路
２４から出力された入力有効信号２４ａによりシフト出
力データＳ１のみが入力される。この時、レジスタ２３
に入力されたシフト出力データＳ１は、メモリセル１５
−１２のデータＤ１２である。

続いて、ワード線１１−２上の行アドレス信号のみを有
効にし、メモリセル１５−２１．１５−２２〜１５−２
ｎ中のデータをビット線１４−１゜１４−２〜１４−ｎ
へ出力する。シフト回路２１は、シフト量制御回路２２
から出力されるシフト量２２ａによりそのデータを０ビ
ツトシフトし、シフト出力データＳ１．８２〜Ｓｎをレ
ジスタ２３へ出力する。レジスタ２３には、入力制御回
路２４から出力された入力有効信号２４ａによりシフト
出力データＳ２のみが入力される。この時、レジスタ２
３に入力されたシフト出力データＳ２は、メモリセル１
５−２２のデータＤ２２であり、レジスタ２３にはデー
タＤ１２．Ｄ２２のみが保存されることになる。

その後、メモリセル１５−２ｍのデータＤｍ２をレジス
タ２３に入力するまで、同様な動作を繰り返し行う。

（発明が解決しようとする課題〉以上説明したように、上記構成の半導体記憶装置では、
列方向のメモリセルに記憶されているデータをレジスタ
２３に読出す場合、シフト回路２１、シフト量制御図８
２２、レジスタ２３、及び入力制御回路２４が必要とな
り、回路規模が増大するという問題があった。

さらに、例えばｍワード×２ビットの情報を読出す場合
、シフト回路２１、シフト量制御回路２２、レジスタ２
３、及び入力制御回路２４をｍ回動作させる必要があり
、処理速度が遅いという問題があった。

本発明は前記従来技術の持っていた課題として、回路規
模が増大する点、及び処理速度が遅いという点について
解決した半導体記憶装置を提供するものである。

（課題を解決するための手段）本発明は、前記課題を解決するために、行アドレス信号
を伝送する複数のワード線とデータ伝送用のビット線と
の交差箇所にそれぞれ形成され、所定のデータを格納す
る複数のメモリセルと、前記各メモリセルにそれぞれ接
続され、前記行アドレス信号に基づき前記ビット線に対
して前記データの出力を行う複数の第１のスイッチ手段
とを、備えた半導体記憶装置において、次のような手段
を講じたものである。

前記各ワード線に対応して設けられたデータ読出線と、
前記メモリセルと前記データ読出線との間に接続され、
列アドレス信号に基づき該データ読出線に対して前記デ
ータの出力を行う第２のスイッチ手段と、前記列アドレ
ス信号を生成する列読出しアドレス生成回路とを、設け
たものである。

（作用）本発明は、以上のように半導体記憶装置を構成したので
、複数の第２のスイッチ手段は、列読出しアドレス生成
回路により生成された列アドレス信号に基づき、データ
読出線に対して列方向のメモリセルに記憶されたデータ
の出力を行う。これにより、列方向のメモリセルに記憶
されたデータの読出し処理速度が迅速化する。

したがって、前記課題を解決できるのである。

（実施例）第１図は、本発明の実施例を示す半導体記憶装置の構成
ブロック図である。

この半導体記憶装置は、ｍワード×ｎビットの情報を記
憶するメモリアレイ５ｏを備えている。

コノメモリアレイ５ｏは、読出し用の行アドレス信号を
伝送する複数のワード線５１−１．５１−２〜５１−ｍ
と、書込み用のワード線５２−１゜５２−２〜５２−ｍ
とを、有している。さらに、この半導体記憶装置には、
書込みデータ伝送用のビット線５３−１．５３−２〜５
３−ｎと、読出しデータ伝送用のビット線５４−１．５
４−２〜５４−ｎと、データ読出し線５５〜１．５５−
２〜５５−ｍと、列アドレス信号Ａｌ、Ａ２〜Ａｎ伝送
用の読出しアドレス線５６−１．５６−２〜５６−ｎと
が、設けられている。

これらワード線対５１−１．５１−２〜５１−ｍ、５２
−１．５２−２〜５２−ｍと、ビット線対５３−１．５
３−２〜５３−ｎ、５４−１．５４−２〜５４−ｎの各
交点には、所定のデータを格納するメモリセル５７−１
１．５７−１２〜５７−ｍｎがそれぞれ配列形成されて
いる。

さらに、メモリアレイ５０には、ビット線５３−１〜５
３−ｎがドレインに、ワード線５２−１〜５２−ｍがゲ
ートに、メモリセル５７−１１〜５７−ｍｎの入力側が
ソースにそれぞれ接続されたＮ−ＭＯＳ　５８−１１〜
５８−ｍｎと、ビット線５４−１〜５４−ｎがソースに
、ワード線５１−１〜５１−ｍがゲートに、メモリセル
５７−１１〜５７−ｍｎの出力側がドレインにそれぞれ
接続されな第１のスイッチ手段であるＮ−ＭＯ８５９−
１１〜５９〜ｍｎとが、接続されている。その上、メモ
リセル５７−１１〜５７−ｍｎの出力側カドレインに、
読出しアドレス線５６−１〜５６−ｎがゲートに、デー
タ読出し線５５−１〜５５−ｍがソースにそれぞれ接続
された第２のスイッチ手段であるＮ−ＭＯ８６０−１１
，６０−１２〜６０−ｍｎを備えている。

Ｎ−ＭＯ３５８−１１〜５８−ｍｎは、ワード線５２−
１〜５２−ｍ上の書込みアドレス信号により、ビット線
５３−１〜５３−ｎ上の書込み用のデータをメモリセル
５７−１１〜５７−ｍｎにそれぞれ書き込む機能を有す
る。Ｎ−ＭＯ８５９−１１〜５９−ｍｎは、ワード線５
１−１〜５１−ｍ上の読出し用の行アドレス信号に基づ
き、メモ！、Ｊ−ｔ＝ｚｌ、５７−１１〜５７−ｍｎに
記憶されているデータをビット線５４−１〜５４−ｎに
それぞれ出力する機能を有している。さらに、Ｎ−ＭＯ
８６０−１１，６０−１２〜６０−ｍｎは、読出しアド
レス線５６−１〜５６−ｎ上の列アドレス信号Ａｌ、Ａ
２〜Ａｎにより、メモリセル５７−１１〜５７−ｍｎに
記憶されているデータをデータ読出し線５５−１〜５５
−ｍにそれぞれ出力する機能を有している。

読出しアドレス線５６−１〜５６−ｎにはデコーダ等で
構成された列読出しアドレス生成回路６１が接続されて
いる。列読出しアドレス生成回路６１は、例えば２進数
で表示された複数ビットのアドレス人力ＡＤに基づき、
読出しアドレス線５６−１〜５６−ｎの内から一本のみ
を有効にして列アドレス信号Ａ１〜Ａｎを出力する回路
である。

ワード線５１−１〜５１−ｍにはデコーダ等で構成され
た読出しアドレス生成回路６２が接続されている。読出
しアドレス生成回路６２は、列読出しアドレス生成回路
６１と同様に、外部からのアドレス入力に基づき、ワー
ド線５１−１〜５１−ｍの内から一本のみを有効にして
行アドレス信号を出力する回路である。

ワード線５２−１〜５２−ｍには、ワード線５２−１〜
５２−ｍの内の一本に書込み用のアドレス信号を出力す
るデコーダ等の書込みアドレス生成回路６３が接続され
ている。ビット線５３−１〜５３−ｎには、メモリセル
５７−１１〜５７−ｍｎに書き込むためのデータを書込
み信号ＷＤにより出力する書込みデータ回路６４が接続
され、この書込みデータ回路６４はトライステートバッ
ファ等で構成されている。

第３図は、第１図中のメモリセル、例えばメモリセル５
７−１１の回路図である。

この第３図に示すように、メモリセル５７−１１は、逆
並列接続されたインバータ５７−１１ａ。

５７−１１ｂで構成され、その両端がＮ−ＭＯ８５８−
１１のソースとＮ−ＭＯ８５９−１１ドレインとに接続
されている。さらに、Ｎ−ＭＯ３５９−１１ドレインに
はＮ−ＭＯ８６０−１１のドレインが接続されている。

次に、以上のように構成される半導体記憶装置の動作に
ついて説明する。

データ書込みの場合、書込み信号ＷＤが書き込み回路６
４に供給されると、その書き込み回路６４の出力の内、
例えばビット線５３−２が選択される。この時、書込み
アドレス生成回＃ｆ６３の出力によってワード線５２−
１．５２＝２〜５２ｍの内の一本、例えばワード線５２
−１が選択されるので、この選択されたワード線５２−
１とビット線５３−２との交差箇所のＮ−ＭＯ３５８１
２がオンし、メモリセル５７−１２にデータが書き込ま
れる。

続いて、以上の書込み動作により、列方向のメモリセル
５７−１２．５７−２２〜５７−ｒｎ２に、データＤ１
２．Ｄ２２〜Ｄｍ２がそれぞれ書き込まれた後、そのデ
ータＤ１２．Ｄ２２〜Ｄｍ２の読出しを行う場合の動作
を説明する。

まず、外部から読出し用のアドレス入力ＡＤが列読出し
アドレス生成回路６１に入力されると、読出しアドレス
線５６−１〜５６−ｎの内、そのアドレス入力に対応し
た読出しアドレス線５６−２が選択される。すると、読
出しアドレス線５６−２の列アドレス信号Ａ２により、
Ｎ−ＭＯ３６０−１２，６０−２２’−６０−ｍ２がオ
ンし、メモリセル５７−１２．５７−２２〜５７−ｍ２
中のデータＤ１２．Ｄ２２〜Ｄｍ２がデータ読出し線５
５−１．５５−２〜５５−ｍにそれぞれ出力される。そ
の後、出力されたデータＤ１２．Ｄ２２〜Ｄｍ２は、図
示しない読出し回路や出力バッファ回路等を経て外部回
路へ出力される。

また、行方向のメモリセル、例えばメモリセル５７−１
１．５７−１２〜５７−Ｉｎに書き込まれたデータを読
み出す場合は、読出しアドレス生成回路６２によりワー
ド線５１−１を選択する。

選択されたワード線５１−１上の行アドレス信号により
、Ｎ−ＭＯ８５９−１１，５９−１２〜５９−ｍｎがオ
ンし、メモリセル５７−１１．５７−１２〜５７−Ｉｎ
中のデータがビット線５４−１．５４−２〜５４−ｎに
それぞれ出力される。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。例えば、その変形例として次のような
ものがある。

（イ）上記実施例では、第２のスイッチ手段としてＮ−
ＭＯＳを用いたが、例えばＰチャネルＭＯＳ型トランジ
スタまたはＣＭＯ８型Ｏ８ンジスタで構成することも可
能である。ＰチャネルＭＯ３型トランジスタで構成する
場合は、列アドレス信号Ａ１〜Ａｎを″Ｌ”レベルで活
性状態とする必要がある。同様に第１のスイッチ手段を
ＰチャネルＭＯ８型トランジスタ等で構成してもよい。

（ロ）上記実施例のメモリセルは、逆並列接続したイン
バータ５７−１１ａ、５７−１１ｂで構成したが、これ
に限定されず、他の構成のメモリセルを用いてもよい。

（ハ）スタティックＲＡＭ、ダイナミックＲＡＭだけで
なく、ＲＯＭ　（リード・オンリー・メモリー）等にも
適用できる。

（発明の効果）以上詳細に説明したように、本発明によれば、列読出し
アドレス生成回路により生成された列アドレス信号に基
づき、スイッチング動作をする第２のスイッチ手段によ
り、列方向のメモリセルに記憶されたデータの出力を行
うようにしたので、列方向のメモリセルに記憶されたデ
ータの読出しを行う場合、処理速度の高速化が期待でき
る。さらに、従来技術において、列方向のメモリセルに
記憶されたデータを読出す場合に必要であったシフト回
路、シフト量制御回路、レジスタ及び入力制御回路が不
要となり、その分、回路規模の縮小が図られる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体記憶装置の構成ブ
ロック図、第２図は従来の半導体記憶装置の構成ブロッ
ク図、第３図は第１図中のメモリセルの回路図である。５１−１．５１−２〜５１−ｍ、５２−１．５２−２〜
５２−ｍ・・・・・・ワード線、５３−１．５３−２〜
５３−ｎ、５４−１．５４−２〜５４−ｎ・・・・・・
ビット線、５５−１．５５−２〜５５−ｍ・・・・・・
データ読出し線、５７−１１．５７−１２〜５７−ｍｎ
・・・・・・メモリセル、５９−１１〜５９−ｍｎ・・
・・・・第１のスイッチ手段、６０−１１〜６〇−ｍｎ
・・・・・・第２のスイッチ手段、６１・・・・・・列
読出しアドレス生成回路、Ａｌ、Ａ２〜Ａｎ・・・・・
・列アドレス信号。

Claims

【特許請求の範囲】行アドレス信号を伝送する複数のワード線とデータ伝送
用のビット線との交差箇所にそれぞれ形成され、所定の
データを格納する複数のメモリセルと、前記各メモリセルにそれぞれ接続され、前記行アドレス
信号に基づき前記ビット線に対して前記データの出力を
行う複数の第１のスイッチ手段とを、備えた半導体記憶
装置において、前記各ワード線に対応して設けられたデータ読出線と、前記メモリセルと前記データ読出線との間に接続され、
列アドレス信号に基づき該データ読出線に対して前記デ
ータの出力を行う第２のスイッチ手段と、前記列アドレス信号を生成する列読出しアドレス生成回
路とを、設けたことを特徴とする半導体記憶装置。