JPH10275471A - 同期式半導体メモリ装置のカラム選択ライン制御回路、同期式半導体メモリ装置及びその制御方法 - Google Patents
同期式半導体メモリ装置のカラム選択ライン制御回路、同期式半導体メモリ装置及びその制御方法Info
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- JPH10275471A JPH10275471A JP10027236A JP2723698A JPH10275471A JP H10275471 A JPH10275471 A JP H10275471A JP 10027236 A JP10027236 A JP 10027236A JP 2723698 A JP2723698 A JP 2723698A JP H10275471 A JPH10275471 A JP H10275471A
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Abstract
(57)【要約】
【課題】 チップの外部から入力される入力データをメ
モリセルに書込みできる時間的余裕を増やした同期式半
導体メモリ装置のカラム選択ライン制御回路、同期式半
導体メモリ装置及びその制御方法を提供する。 【解決手段】 本発明のカラム選択ライン制御回路は、
カラムデコーダ81とカラム選択ライン制御器82とを備え
る。カラムデコーダ81は、プレデコーディングされたア
ドレスDCAij、カラム選択ラインイネーブル制御信号PCS
LE2、及びカラム選択ラインディスエーブル制御信号PCS
LD2に応じて、カラム選択ラインCSL2iを駆動する。カラ
ム選択ライン制御器82は、プレフェッチ構造の書込サイ
クルで、カラム選択ラインCSL2iのイネーブル時点及び
ディスエーブル時点を遅延するために、内部クロックPC
LKSを受けて第１制御信号P2N及び第２制御信号PWRに応
じて、カラム選択ラインイネーブル制御信号PCSLE2及び
カラム選択ラインディスエーブル制御信号PCSID2を発生
する。第１制御信号P2Nは同期式半導体メモリ装置がプ
レフェッチ構造として動作する際にアクティブされ、第
２制御信号PWRは書込サイクルでアクティブされる。
モリセルに書込みできる時間的余裕を増やした同期式半
導体メモリ装置のカラム選択ライン制御回路、同期式半
導体メモリ装置及びその制御方法を提供する。 【解決手段】 本発明のカラム選択ライン制御回路は、
カラムデコーダ81とカラム選択ライン制御器82とを備え
る。カラムデコーダ81は、プレデコーディングされたア
ドレスDCAij、カラム選択ラインイネーブル制御信号PCS
LE2、及びカラム選択ラインディスエーブル制御信号PCS
LD2に応じて、カラム選択ラインCSL2iを駆動する。カラ
ム選択ライン制御器82は、プレフェッチ構造の書込サイ
クルで、カラム選択ラインCSL2iのイネーブル時点及び
ディスエーブル時点を遅延するために、内部クロックPC
LKSを受けて第１制御信号P2N及び第２制御信号PWRに応
じて、カラム選択ラインイネーブル制御信号PCSLE2及び
カラム選択ラインディスエーブル制御信号PCSID2を発生
する。第１制御信号P2Nは同期式半導体メモリ装置がプ
レフェッチ構造として動作する際にアクティブされ、第
２制御信号PWRは書込サイクルでアクティブされる。
Description
【０００１】
【発明の属する技術分野】本発明は同期式半導体メモリ
装置に係り、特に同期式半導体メモリ装置のカラム選択
ライン制御回路及びその制御方法に関するものである。
装置に係り、特に同期式半導体メモリ装置のカラム選択
ライン制御回路及びその制御方法に関するものである。
【従来の技術】近年、半導体の設計及び製造工程技術の
進歩につれ、高性能の半導体メモリ装置が開発されてい
る。しかし、急速に向上しつつあるＣＰＵの性能に比べ
て半導体メモリ装置の性能がまだそれに追い付けないた
め、全体的なシステム性能の向上が制限されているのが
現状である。従って、半導体メモリ装置の性能を向上さ
せるための様々な方法が出現しているが、システムクロ
ックに同期して動作する同期式半導体メモリ装置も前述
した理由で出現することになった。
進歩につれ、高性能の半導体メモリ装置が開発されてい
る。しかし、急速に向上しつつあるＣＰＵの性能に比べ
て半導体メモリ装置の性能がまだそれに追い付けないた
め、全体的なシステム性能の向上が制限されているのが
現状である。従って、半導体メモリ装置の性能を向上さ
せるための様々な方法が出現しているが、システムクロ
ックに同期して動作する同期式半導体メモリ装置も前述
した理由で出現することになった。
【０００２】これらの同期式半導体メモリ装置、特に同
期式ＤＲＡＭは、パイプライン構造を有する同期式ＤＲ
ＡＭとプレフェッチ(Prefetch)構造を有する同期式ＤＲ
ＡＭとに大別できる。前記パイプライン構造を有する同
期式ＤＲＡＭでは、システムクロックのサイクル毎に外
部から１つのアドレスや１つの命令が入力されることが
でき、なお、前記システムクロックの１つのサイクル中
に１つのカラムアドレスによって選択される１つのカラ
ム選択ラインCSLがイネーブルされる。然し、前記パイ
プライン構造を有する同期式ＤＲＡＭは、やや低い周波
数のシステムクロックではその動作に何ら問題がない
が、高い周波数のシステムクロックでは誤動作が生じる
可能性が高いという短所がある。
期式ＤＲＡＭは、パイプライン構造を有する同期式ＤＲ
ＡＭとプレフェッチ(Prefetch)構造を有する同期式ＤＲ
ＡＭとに大別できる。前記パイプライン構造を有する同
期式ＤＲＡＭでは、システムクロックのサイクル毎に外
部から１つのアドレスや１つの命令が入力されることが
でき、なお、前記システムクロックの１つのサイクル中
に１つのカラムアドレスによって選択される１つのカラ
ム選択ラインCSLがイネーブルされる。然し、前記パイ
プライン構造を有する同期式ＤＲＡＭは、やや低い周波
数のシステムクロックではその動作に何ら問題がない
が、高い周波数のシステムクロックでは誤動作が生じる
可能性が高いという短所がある。
【０００３】そこで、高い周波数のシステムクロックで
動作させるために出現したのが、プレフェッチ構造を有
する同期式ＤＲＡＭである。前記プレフェッチ構造を有
する同期式ＤＲＡＭでは、システムクロックの２サイク
ル毎に１つのアドレス、あるいは１つの命令が外部より
入力でき、なお、前記システムクロックの２サイクルの
間に２本以上のカラムアドレスによって選択される２本
以上のカラム選択ラインCSLがイネーブルされる。前記
のような動作を通常２Ｎルール(Rule)、あるいは２ビッ
トプレフェッチと言う。図１は、同期式ＤＲＡＭにおけ
るカラム選択ラインの機能を説明するための簡略なブロ
ック図である。図１を参照すれば、メモリセルアレイ11
は、各ビットラインペアBLi及びBLiB（ｉは１〜ｎの整
数）を保存する多数のメモリセルから構成されている。
スイッチング部12は、カラム選択ラインCSLi(CSL1i/CSL
2i)がイネーブルされる際に、前記各ビットラインペアB
Li及びBLiBを各入出力ラインペアIOi及びIOiB（ｉは1〜
n）に連結する。従って、読出し動作では、前記メモリ
セルアレイ11のメモリセルに保存されたデータが、前記
各ビットラインペア、前記スイッチング部12、及び前記
各入出力ラインペアを順次経由して、チップの外部に出
力される。なお、書込動作では、チップの外部から入力
されるデータが、前記各入出力ラインペア、前記スイッ
チング部、及び前記各ビットラインペアを順次経由し
て、前記メモリセルアレイ11のメモリセルに保存され
る。
動作させるために出現したのが、プレフェッチ構造を有
する同期式ＤＲＡＭである。前記プレフェッチ構造を有
する同期式ＤＲＡＭでは、システムクロックの２サイク
ル毎に１つのアドレス、あるいは１つの命令が外部より
入力でき、なお、前記システムクロックの２サイクルの
間に２本以上のカラムアドレスによって選択される２本
以上のカラム選択ラインCSLがイネーブルされる。前記
のような動作を通常２Ｎルール(Rule)、あるいは２ビッ
トプレフェッチと言う。図１は、同期式ＤＲＡＭにおけ
るカラム選択ラインの機能を説明するための簡略なブロ
ック図である。図１を参照すれば、メモリセルアレイ11
は、各ビットラインペアBLi及びBLiB（ｉは１〜ｎの整
数）を保存する多数のメモリセルから構成されている。
スイッチング部12は、カラム選択ラインCSLi(CSL1i/CSL
2i)がイネーブルされる際に、前記各ビットラインペアB
Li及びBLiBを各入出力ラインペアIOi及びIOiB（ｉは1〜
n）に連結する。従って、読出し動作では、前記メモリ
セルアレイ11のメモリセルに保存されたデータが、前記
各ビットラインペア、前記スイッチング部12、及び前記
各入出力ラインペアを順次経由して、チップの外部に出
力される。なお、書込動作では、チップの外部から入力
されるデータが、前記各入出力ラインペア、前記スイッ
チング部、及び前記各ビットラインペアを順次経由し
て、前記メモリセルアレイ11のメモリセルに保存され
る。
【０００４】前記スイッチング部12は、ここには示して
いないが、ゲートに前記カラム選択ラインCSLiが接続さ
れ、ソース及びドレインのうち何れか１つが当該ビット
ラインに接続された上で、残りのひとつが当該入出力ラ
インに接続されるNMOSトランジスタからなる。前記NMOS
トランジスタを、通常カラム選択ゲートと言う。図２
は、同期式ＤＲＡＭにおける、従来の技術に係るカラム
選択ラインの制御回路のブロック図である。図２を参照
すれば、前記従来の技術に係るカラム選択ラインの制御
回路は、カラムデコーダ21、カラム選択ライン制御器2
2、第１内部クロック発生器23、第２内部クロック発生
器24、選択器25、カラムアドレスカウンタ26、カラムア
ドレスバッファ27、及びカラムプレデコーダ28を備えて
いる。前記カラム選択ライン制御器22は、カラム選択ラ
インイネーブル制御信号発生器22aとカラム選択ライン
ディスエーブル制御信号発生器22bとからなる。
いないが、ゲートに前記カラム選択ラインCSLiが接続さ
れ、ソース及びドレインのうち何れか１つが当該ビット
ラインに接続された上で、残りのひとつが当該入出力ラ
インに接続されるNMOSトランジスタからなる。前記NMOS
トランジスタを、通常カラム選択ゲートと言う。図２
は、同期式ＤＲＡＭにおける、従来の技術に係るカラム
選択ラインの制御回路のブロック図である。図２を参照
すれば、前記従来の技術に係るカラム選択ラインの制御
回路は、カラムデコーダ21、カラム選択ライン制御器2
2、第１内部クロック発生器23、第２内部クロック発生
器24、選択器25、カラムアドレスカウンタ26、カラムア
ドレスバッファ27、及びカラムプレデコーダ28を備えて
いる。前記カラム選択ライン制御器22は、カラム選択ラ
インイネーブル制御信号発生器22aとカラム選択ライン
ディスエーブル制御信号発生器22bとからなる。
【０００５】図２において、参照符号CSL1iはカラム選
択ラインを、A1はチップの外部から入力されるカラムア
ドレスを、A2は増加するカラムアドレスA2を、CAiはバ
ッファリングされたアドレスを、DCAijはプレデコーデ
ィングされたアドレスをそれぞれ示す。そして、参照符
号CLKはチップの外部から入力される外部クロックを、P
CLK1及びPCLK2はそれぞれ第１及び第２内部クロック
を、PCLKSは前記PCLK1及び前記PCLK2のうち選択される
内部クロック示す。また、PCSLE1はカラム選択ラインの
イネーブル制御信号を、PCSLD1はカラム選択ラインのデ
ィスエーブル制御信号をそれぞれ示す。図３は、図２に
示したカラム選択ライン制御回路におけるカラムデコー
ダ21の回路図である。尚、図３のカラムデコーダの回路
は、後述の本実施の形態でも使用される回路である。図
３を参照すれば、前記カラムデコーダ21は、ソースに電
源供給電圧VCCが印加され、ゲートに前記プレデコーデ
ィングされたアドレスDCAijが印加されるPMOSトランジ
スタP1と、ソースが前記PMOSトランジスタP1のドレイン
に接続され、ゲートに前記カラム選択ラインのイネーブ
ル制御信号PCSLE1が印加され、ドレインが前記カラム選
択ラインCSL1iに接続されるPMOSトランジスタP2と、ド
レインが前記カラム選択ラインCSL1iに接続され、ゲー
トに前記カラム選択ラインディスエーブル制御信号PCSL
D1が印加され、ソースに接地電圧VSSが印加されるNMOS
トランジスタN1と、前記カラム選択ラインCSL1iに伝え
られた信号を保存するラインラッチ31とからなってい
る。ここで、前記ラインラッチ31は、前記カラム選択ラ
インCSL1iに伝えられた信号を反転させるインバータI1
と、前記インバータI1の出力信号を反転させて前記カラ
ム選択ラインCSL1iに出力するインバータI2とから構成
されている。図４は、図２に示したカラム選択ライン制
御回路におけるカラム選択ラインイネーブル制御信号発
生器22aの回路図である。図４を参照すれば、前記カラ
ム選択ラインイネーブル制御信号発生器22aは一種の反
転遅延器であり、前記内部クロックPCLKSを反転させる
インバータI3と、前記インバータI3の出力信号を反転さ
せるインバータ14と、前記インバータI4の出力信号を反
転させて前記カラム選択ラインイネーブル制御信号PCSL
E1を出力するインバータ15とから構成されている。図５
は、図２に示したカラム選択ライン制御回路におけるカ
ラム選択ラインディスエーブル制御信号発生器22bの回
路図である。図５を参照すれば、前記カラム選択ライン
ディスエーブル制御信号発生器22bは一種の遅延器であ
り、前記内部クロックPCLKSを反転させるインバータI6
と、前記インバータI6の出力信号を反転させて前記カラ
ム選択ラインディスエーブル制御信号PCSLD1を出力する
インバータI7とから構成されている。図６は、同期式Ｄ
ＲＡＭがパイプライン構造として動作する際の、図２に
示したカラム選択ライン制御回路の動作を示すタイミン
グ図である。図６を参照すれば、同期式ＤＲＡＭがパイ
プライン構造として動作する際は、前記第１内部クロッ
クPCLK1が内部クロックPCLKSとして選択される。前記外
部クロックCLKの各サイクル中に１つのカラム選択ライ
ンがイネーブルされる。即ち、カラム選択ラインCSL1
0、CSL11、CSL12、CSL13が順次に１サイクルずづイネー
ブル状態を維持する。前記パイプライン構造の書込サイ
クルでは、前記外部クロックCLKの各上昇エッジで入力
データDIN、即ちD0、D1、D2、D3がチップの内部に逐次
入力され、前記各カラム選択ラインCSL10、CSL11、CSL1
2、CSL13がイネーブルされる際に、前記D0、D1、D2、D3
は、図２に示していない所定の経路を経て前記各カラム
選択ラインCSL10、CSL11、CSL12、CSL13に相当するメモ
リセルに順次保存される。図７は、同期式ＤＲＡＭが２
ビットプレフェッチ構造として動作する際の、図２に示
したカラム選択ライン制御回路の動作を示すタイミング
図である。図７を参照すれば、同期式ＤＲＡＭが２ビッ
トプレフェッチ構造として動作する際は、その周期が前
記第１内部クロックPCLK1周期の２倍である前記第２内
部クロックPCLK2が前記内部クロックPCLKSとして選択さ
れる。また、前記外部クロックCLKの２サイクルの間に
それぞれ２本ずつのカラム選択ラインがイネーブルされ
る。即ち、カラム選択ラインCSL10、CSL11は前記外部ク
ロックCLKの初めの２サイクルの間にイネーブル状態を
維持し、カラム選択ラインCSL12、CSL13は前記外部クロ
ックCLKの次の２サイクルの間にイネーブル状態を維持
する。
択ラインを、A1はチップの外部から入力されるカラムア
ドレスを、A2は増加するカラムアドレスA2を、CAiはバ
ッファリングされたアドレスを、DCAijはプレデコーデ
ィングされたアドレスをそれぞれ示す。そして、参照符
号CLKはチップの外部から入力される外部クロックを、P
CLK1及びPCLK2はそれぞれ第１及び第２内部クロック
を、PCLKSは前記PCLK1及び前記PCLK2のうち選択される
内部クロック示す。また、PCSLE1はカラム選択ラインの
イネーブル制御信号を、PCSLD1はカラム選択ラインのデ
ィスエーブル制御信号をそれぞれ示す。図３は、図２に
示したカラム選択ライン制御回路におけるカラムデコー
ダ21の回路図である。尚、図３のカラムデコーダの回路
は、後述の本実施の形態でも使用される回路である。図
３を参照すれば、前記カラムデコーダ21は、ソースに電
源供給電圧VCCが印加され、ゲートに前記プレデコーデ
ィングされたアドレスDCAijが印加されるPMOSトランジ
スタP1と、ソースが前記PMOSトランジスタP1のドレイン
に接続され、ゲートに前記カラム選択ラインのイネーブ
ル制御信号PCSLE1が印加され、ドレインが前記カラム選
択ラインCSL1iに接続されるPMOSトランジスタP2と、ド
レインが前記カラム選択ラインCSL1iに接続され、ゲー
トに前記カラム選択ラインディスエーブル制御信号PCSL
D1が印加され、ソースに接地電圧VSSが印加されるNMOS
トランジスタN1と、前記カラム選択ラインCSL1iに伝え
られた信号を保存するラインラッチ31とからなってい
る。ここで、前記ラインラッチ31は、前記カラム選択ラ
インCSL1iに伝えられた信号を反転させるインバータI1
と、前記インバータI1の出力信号を反転させて前記カラ
ム選択ラインCSL1iに出力するインバータI2とから構成
されている。図４は、図２に示したカラム選択ライン制
御回路におけるカラム選択ラインイネーブル制御信号発
生器22aの回路図である。図４を参照すれば、前記カラ
ム選択ラインイネーブル制御信号発生器22aは一種の反
転遅延器であり、前記内部クロックPCLKSを反転させる
インバータI3と、前記インバータI3の出力信号を反転さ
せるインバータ14と、前記インバータI4の出力信号を反
転させて前記カラム選択ラインイネーブル制御信号PCSL
E1を出力するインバータ15とから構成されている。図５
は、図２に示したカラム選択ライン制御回路におけるカ
ラム選択ラインディスエーブル制御信号発生器22bの回
路図である。図５を参照すれば、前記カラム選択ライン
ディスエーブル制御信号発生器22bは一種の遅延器であ
り、前記内部クロックPCLKSを反転させるインバータI6
と、前記インバータI6の出力信号を反転させて前記カラ
ム選択ラインディスエーブル制御信号PCSLD1を出力する
インバータI7とから構成されている。図６は、同期式Ｄ
ＲＡＭがパイプライン構造として動作する際の、図２に
示したカラム選択ライン制御回路の動作を示すタイミン
グ図である。図６を参照すれば、同期式ＤＲＡＭがパイ
プライン構造として動作する際は、前記第１内部クロッ
クPCLK1が内部クロックPCLKSとして選択される。前記外
部クロックCLKの各サイクル中に１つのカラム選択ライ
ンがイネーブルされる。即ち、カラム選択ラインCSL1
0、CSL11、CSL12、CSL13が順次に１サイクルずづイネー
ブル状態を維持する。前記パイプライン構造の書込サイ
クルでは、前記外部クロックCLKの各上昇エッジで入力
データDIN、即ちD0、D1、D2、D3がチップの内部に逐次
入力され、前記各カラム選択ラインCSL10、CSL11、CSL1
2、CSL13がイネーブルされる際に、前記D0、D1、D2、D3
は、図２に示していない所定の経路を経て前記各カラム
選択ラインCSL10、CSL11、CSL12、CSL13に相当するメモ
リセルに順次保存される。図７は、同期式ＤＲＡＭが２
ビットプレフェッチ構造として動作する際の、図２に示
したカラム選択ライン制御回路の動作を示すタイミング
図である。図７を参照すれば、同期式ＤＲＡＭが２ビッ
トプレフェッチ構造として動作する際は、その周期が前
記第１内部クロックPCLK1周期の２倍である前記第２内
部クロックPCLK2が前記内部クロックPCLKSとして選択さ
れる。また、前記外部クロックCLKの２サイクルの間に
それぞれ２本ずつのカラム選択ラインがイネーブルされ
る。即ち、カラム選択ラインCSL10、CSL11は前記外部ク
ロックCLKの初めの２サイクルの間にイネーブル状態を
維持し、カラム選択ラインCSL12、CSL13は前記外部クロ
ックCLKの次の２サイクルの間にイネーブル状態を維持
する。
【０００６】従って、チップの内部の動作周波数は外部
クロックCLKの半分に減少されるため、２ビットプレフ
ェッチ構造の読出しサイクルではメモリセルよりデータ
を読み出す時間的余裕がより多くとれる。２ビットプレ
フェッチ構造の書込サイクルでは、図６に示したパイプ
ライン構造の書込サイクルと同様に、前記外部クロック
CLKの各上昇エッジで入力データDIN、即ちD0、D1、D2、
D3がチップの内部に順次入力される。また、前述の如
く、前記２ビットプレフェッチ構造では外部クロックCL
Kの２サイクルの間にCSL10及びCSL11が同時にイネーブ
ルされ、前記外部クロックCLKの次の２サイクルの間に
はCSL12及びCSL13が同時にイネーブルされる。然し、前
記D0、D1、D2、D3は、図２に示していない所定の経路を
経るため所定の時間だけ遅延される。従って、前記D0及
びD2の場合は、CSL10及びCSL12がそれぞれイネーブルさ
れる領域の前部（領域ａ、領域ｃ）で書込動作が開始さ
れるため、メモリセルに書込みできる時間的余裕が十分
である反面、前記D1及びD3の場合は、CSL11及びCSL13が
それぞれイネーブルされる領域の後部（領域ｂ、領域
ｄ)で書込動作が開始されるため、メモリセルに書込み
できる時間的な余裕が少なくなる。従って、前述した従
来の技術に係るカラム選択ラインの制御回路において
は、外部クロック、即ちシステムクロックが速くなるほ
ど、２ビットプレフェッチ構造の書込サイクルでメモリ
セルに書込みできる時間的余裕が益々不足してくるとい
う短所がある。
クロックCLKの半分に減少されるため、２ビットプレフ
ェッチ構造の読出しサイクルではメモリセルよりデータ
を読み出す時間的余裕がより多くとれる。２ビットプレ
フェッチ構造の書込サイクルでは、図６に示したパイプ
ライン構造の書込サイクルと同様に、前記外部クロック
CLKの各上昇エッジで入力データDIN、即ちD0、D1、D2、
D3がチップの内部に順次入力される。また、前述の如
く、前記２ビットプレフェッチ構造では外部クロックCL
Kの２サイクルの間にCSL10及びCSL11が同時にイネーブ
ルされ、前記外部クロックCLKの次の２サイクルの間に
はCSL12及びCSL13が同時にイネーブルされる。然し、前
記D0、D1、D2、D3は、図２に示していない所定の経路を
経るため所定の時間だけ遅延される。従って、前記D0及
びD2の場合は、CSL10及びCSL12がそれぞれイネーブルさ
れる領域の前部（領域ａ、領域ｃ）で書込動作が開始さ
れるため、メモリセルに書込みできる時間的余裕が十分
である反面、前記D1及びD3の場合は、CSL11及びCSL13が
それぞれイネーブルされる領域の後部（領域ｂ、領域
ｄ)で書込動作が開始されるため、メモリセルに書込み
できる時間的な余裕が少なくなる。従って、前述した従
来の技術に係るカラム選択ラインの制御回路において
は、外部クロック、即ちシステムクロックが速くなるほ
ど、２ビットプレフェッチ構造の書込サイクルでメモリ
セルに書込みできる時間的余裕が益々不足してくるとい
う短所がある。
【発明が解決しようとする課題】従って、本発明の目的
は、パイプライン構造及び２ビット以上のプレフェッチ
構造を含む、あるいは２ビット以上のプレフェッチ構造
のみを含む同期式半導体メモリ装置において、２ビット
以上のプレフェッチ構造の書込サイクルで、メモリセル
に書込みできる時間的余裕を増やしたカラム選択ライン
制御回路及び同期式半導体メモリ装置を提供することに
ある。本発明の他の目的は、パイプライン構造及び２ビ
ット以上のプレフェッチ構造を含む、あるいは２ビット
以上のプレフェッチ構造のみを含む同期式半導体メモリ
装置において、２ビット以上のプレフェッチ構造の書込
サイクルで、メモリセルに書込みできる時間的余裕を増
やすカラム選択ライン制御方法を提供することにある。
は、パイプライン構造及び２ビット以上のプレフェッチ
構造を含む、あるいは２ビット以上のプレフェッチ構造
のみを含む同期式半導体メモリ装置において、２ビット
以上のプレフェッチ構造の書込サイクルで、メモリセル
に書込みできる時間的余裕を増やしたカラム選択ライン
制御回路及び同期式半導体メモリ装置を提供することに
ある。本発明の他の目的は、パイプライン構造及び２ビ
ット以上のプレフェッチ構造を含む、あるいは２ビット
以上のプレフェッチ構造のみを含む同期式半導体メモリ
装置において、２ビット以上のプレフェッチ構造の書込
サイクルで、メモリセルに書込みできる時間的余裕を増
やすカラム選択ライン制御方法を提供することにある。
【発明を解決するための手段】前記目的を達成するため
に、本発明に係る同期式半導体メモリ装置のカラム選択
ライン制御回路は、プレデコーディングされたアドレ
ス、カラム選択ラインイネーブル制御信号、及びカラム
選択ラインディスエーブル制御信号に応じてカラム選択
ラインを駆動するカラムデコーダと、前記同期式半導体
メモリ装置の２ビットプレフェッチ構造の書込サイクル
で前記カラム選択ラインのイネーブル時点及びディスエ
ーブル時点を遅延するために、内部クロックを受けて、
前記プレフェッチ構造として動作する際にアクティブさ
れる第１制御信号及び前記書込サイクルでアクティブさ
れる第２制御信号に応じて、もしくは前記第２制御信号
のみに応じて、前記カラム選択ラインイネーブル制御信
号及び前記カラム選択ラインディスエーブル制御信号を
発生するカラム選択ライン制御器とを備えることを特徴
とする。ここで、前記カラム選択ライン制御器は、前記
同期式半導体メモリ装置の２ビットプレフェッチ構造の
読出しサイクル及び書込サイクルで前記カラム選択ライ
ンのイネーブル時点及びディスエーブル時点を遅延する
ために、内部クロックを受けて、前記第１制御信号にだ
け応じて前記カラム選択ラインイネーブル制御信号及び
前記カラム選択ラインディスエーブル制御信号を発生す
るようにも構成できる。又、本発明に係るカラム選択ラ
イン制御回路は、第１内部クロック発生器と、第２内部
クロック発生器と、選択器と、カラムアドレスカウンタ
と、カラムアドレスバッファと、カラムプレデコーダと
を更に備える。前記第１内部クロック発生器は、チップ
の外部から入力される外部クロックを受けてその周期が
前記外部クロックの周期と等しい第１内部クロックを発
生する。前記第２内部クロック発生器は、前記第１内部
クロックを受けてその周期が前記第１内部クロックの2
倍である第２内部クロックを発生する。前記選択器は、
前記第１内部クロック及び前記第２内部クロックのうち
何れか１つを前記内部クロックとして選択する。前記カ
ラムアドレスカウンタは、前記内部クロックに応じてチ
ップの外部から入力されるカラムアドレスを受けて、増
加するカラムアドレスを発生する。前記カラムアドレス
バッファは、前記カラムアドレス及び前記増加するカラ
ムアドレスをバッファリングして、バッファリングされ
たアドレスを発生する。前記カラムプレデコーダは、前
記バッファリングされたアドレスをプレデコーディング
して、前記プレデコーディングされたアドレスを発生す
る。又、本発明に係る同期式メモリ装置のカラム選択ラ
イン制御方法は、チップの外部から入力される外部クロ
ックを受けて、周期が前記外部クロックの周期と同一の
第１内部クロックを発生する第１段階を含む。前記カラ
ム選択ライン制御方法は、前記第１内部クロックを受け
て周期が前記第１内部クロックの周期の２倍の第２内部
クロックを発生する第２段階を更に含む。前記カラム選
択ライン制御方法は、前記第１内部クロック及び前記第
２内部クロックのうち何れか１つを内部クロックとして
選択する第３段階を更に含む。前記カラム選択ライン制
御方法は、前記プレフェッチ構造の書込サイクルでアク
ティブされる制御信号を発生する第４段階を更に含む。
前記カラム選択ライン制御方法は、前記内部クロックを
反転させる第５段階を更に含む。前記カラム選択ライン
制御方法は、前記制御信号がアクティブの場合は、前記
反転された内部クロック及び前記内部クロックをそれぞ
れ遅延して、カラム選択ラインイネーブル制御信号及び
カラム選択ラインディスエーブル制御信号としてそれぞ
れ出力し、前記制御信号がノンアクティブの場合は、前
記反転された内部クロック及び前記内部クロックを遅延
せずに、前記カラム選択ラインイネーブル制御信号及び
前記カラム選択ラインディスエーブル制御信号としてそ
れぞれ出力する第６段階を更に含む。前記カラム選択ラ
イン制御方法は、前記カラム選択ラインイネーブル制御
信号がアクティブされる際に前記カラム選択ラインをイ
ネーブルさせ、前記カラム選択ラインディスエーブル制
御信号がアクティブされる際に前記カラム選択ラインを
ディスエーブルさせる第７段階を更に含む。又、本発明
に係る同期式メモリ装置は、そののカラム選択ライン制
御回路が、プレデコーディングされたアドレス、カラム
選択ラインイネーブル制御信号、及びカラム選択ライン
ディスエーブル制御信号に応じて、カラム選択ラインを
駆動するカラムデコーダと、前記カラム選択ラインのイ
ネーブル時点及びディスエーブル時点を遅延するため
に、内部クロックを受けて、第１及び／又は第２制御信
号に応じて前記カラム選択ラインイネーブル制御信号及
び前記カラム選択ラインディスエーブル制御信号を発生
するカラム選択ライン制御器とを備えることを特徴とす
る。
に、本発明に係る同期式半導体メモリ装置のカラム選択
ライン制御回路は、プレデコーディングされたアドレ
ス、カラム選択ラインイネーブル制御信号、及びカラム
選択ラインディスエーブル制御信号に応じてカラム選択
ラインを駆動するカラムデコーダと、前記同期式半導体
メモリ装置の２ビットプレフェッチ構造の書込サイクル
で前記カラム選択ラインのイネーブル時点及びディスエ
ーブル時点を遅延するために、内部クロックを受けて、
前記プレフェッチ構造として動作する際にアクティブさ
れる第１制御信号及び前記書込サイクルでアクティブさ
れる第２制御信号に応じて、もしくは前記第２制御信号
のみに応じて、前記カラム選択ラインイネーブル制御信
号及び前記カラム選択ラインディスエーブル制御信号を
発生するカラム選択ライン制御器とを備えることを特徴
とする。ここで、前記カラム選択ライン制御器は、前記
同期式半導体メモリ装置の２ビットプレフェッチ構造の
読出しサイクル及び書込サイクルで前記カラム選択ライ
ンのイネーブル時点及びディスエーブル時点を遅延する
ために、内部クロックを受けて、前記第１制御信号にだ
け応じて前記カラム選択ラインイネーブル制御信号及び
前記カラム選択ラインディスエーブル制御信号を発生す
るようにも構成できる。又、本発明に係るカラム選択ラ
イン制御回路は、第１内部クロック発生器と、第２内部
クロック発生器と、選択器と、カラムアドレスカウンタ
と、カラムアドレスバッファと、カラムプレデコーダと
を更に備える。前記第１内部クロック発生器は、チップ
の外部から入力される外部クロックを受けてその周期が
前記外部クロックの周期と等しい第１内部クロックを発
生する。前記第２内部クロック発生器は、前記第１内部
クロックを受けてその周期が前記第１内部クロックの2
倍である第２内部クロックを発生する。前記選択器は、
前記第１内部クロック及び前記第２内部クロックのうち
何れか１つを前記内部クロックとして選択する。前記カ
ラムアドレスカウンタは、前記内部クロックに応じてチ
ップの外部から入力されるカラムアドレスを受けて、増
加するカラムアドレスを発生する。前記カラムアドレス
バッファは、前記カラムアドレス及び前記増加するカラ
ムアドレスをバッファリングして、バッファリングされ
たアドレスを発生する。前記カラムプレデコーダは、前
記バッファリングされたアドレスをプレデコーディング
して、前記プレデコーディングされたアドレスを発生す
る。又、本発明に係る同期式メモリ装置のカラム選択ラ
イン制御方法は、チップの外部から入力される外部クロ
ックを受けて、周期が前記外部クロックの周期と同一の
第１内部クロックを発生する第１段階を含む。前記カラ
ム選択ライン制御方法は、前記第１内部クロックを受け
て周期が前記第１内部クロックの周期の２倍の第２内部
クロックを発生する第２段階を更に含む。前記カラム選
択ライン制御方法は、前記第１内部クロック及び前記第
２内部クロックのうち何れか１つを内部クロックとして
選択する第３段階を更に含む。前記カラム選択ライン制
御方法は、前記プレフェッチ構造の書込サイクルでアク
ティブされる制御信号を発生する第４段階を更に含む。
前記カラム選択ライン制御方法は、前記内部クロックを
反転させる第５段階を更に含む。前記カラム選択ライン
制御方法は、前記制御信号がアクティブの場合は、前記
反転された内部クロック及び前記内部クロックをそれぞ
れ遅延して、カラム選択ラインイネーブル制御信号及び
カラム選択ラインディスエーブル制御信号としてそれぞ
れ出力し、前記制御信号がノンアクティブの場合は、前
記反転された内部クロック及び前記内部クロックを遅延
せずに、前記カラム選択ラインイネーブル制御信号及び
前記カラム選択ラインディスエーブル制御信号としてそ
れぞれ出力する第６段階を更に含む。前記カラム選択ラ
イン制御方法は、前記カラム選択ラインイネーブル制御
信号がアクティブされる際に前記カラム選択ラインをイ
ネーブルさせ、前記カラム選択ラインディスエーブル制
御信号がアクティブされる際に前記カラム選択ラインを
ディスエーブルさせる第７段階を更に含む。又、本発明
に係る同期式メモリ装置は、そののカラム選択ライン制
御回路が、プレデコーディングされたアドレス、カラム
選択ラインイネーブル制御信号、及びカラム選択ライン
ディスエーブル制御信号に応じて、カラム選択ラインを
駆動するカラムデコーダと、前記カラム選択ラインのイ
ネーブル時点及びディスエーブル時点を遅延するため
に、内部クロックを受けて、第１及び／又は第２制御信
号に応じて前記カラム選択ラインイネーブル制御信号及
び前記カラム選択ラインディスエーブル制御信号を発生
するカラム選択ライン制御器とを備えることを特徴とす
る。
【発明の実施の形態】以下、添付した図面に基づき、本
発明の好適な実施の形態を詳細に説明する。
発明の好適な実施の形態を詳細に説明する。
【０００７】＜本実施の形態に係るカラム選択ライン制
御回路の構成例＞図８を参照すれば、本実施の形態に係
るカラム選択ライン制御回路は、カラムデコーダ81、カ
ラム選択ライン制御器82、第１内部クロック発生器83、
第２内部クロック発生器84、選択器85、カラムアドレス
カウンタ86、カラムアドレスバッファ87、及びカラムプ
レデコーダ88を備える。前記カラムデコーダ81は、プレ
デコーディングされたアドレスDCAij、カラム選択ライ
ンイネーブル制御信号PCSLE2、及びカラム選択ラインデ
ィスエーブル制御信号PCSLD2に応じてカラム選択ライン
CSL2iを駆動する。
御回路の構成例＞図８を参照すれば、本実施の形態に係
るカラム選択ライン制御回路は、カラムデコーダ81、カ
ラム選択ライン制御器82、第１内部クロック発生器83、
第２内部クロック発生器84、選択器85、カラムアドレス
カウンタ86、カラムアドレスバッファ87、及びカラムプ
レデコーダ88を備える。前記カラムデコーダ81は、プレ
デコーディングされたアドレスDCAij、カラム選択ライ
ンイネーブル制御信号PCSLE2、及びカラム選択ラインデ
ィスエーブル制御信号PCSLD2に応じてカラム選択ライン
CSL2iを駆動する。
【０００８】前記同期式ＤＲＡＭがパイプライン構造と
２ビット以上のプレフェッチ構造とを含む場合は、前記
カラム選択ライン制御器82は、前記２ビットプレフェッ
チ構造の書込サイクルで、前記カラム選択ラインCSL2i
のイネーブル時点及びディスエーブル時点を遅延するた
めに、内部クロックPCLKSを受けて第１及び第２制御信
号P2N、PWRに応じて前記カラム選択ラインイネーブル制
御信号PCSLE2及び前記カラム選択ラインディスエーブル
制御信号PCSLD2を発生する。
２ビット以上のプレフェッチ構造とを含む場合は、前記
カラム選択ライン制御器82は、前記２ビットプレフェッ
チ構造の書込サイクルで、前記カラム選択ラインCSL2i
のイネーブル時点及びディスエーブル時点を遅延するた
めに、内部クロックPCLKSを受けて第１及び第２制御信
号P2N、PWRに応じて前記カラム選択ラインイネーブル制
御信号PCSLE2及び前記カラム選択ラインディスエーブル
制御信号PCSLD2を発生する。
【０００９】ここで、前記第１制御信号P2Nは、同期式
ＤＲＡＭが２ビットプレフェッチ構造として動作する際
に論理"ハイ"にアクティブされる信号であり、前記第２
制御信号PWRは、書込サイクルで論理"ハイ"にアクティ
ブされる信号であり、これらの２つの信号は図示されて
いない制御回路で発生される。
ＤＲＡＭが２ビットプレフェッチ構造として動作する際
に論理"ハイ"にアクティブされる信号であり、前記第２
制御信号PWRは、書込サイクルで論理"ハイ"にアクティ
ブされる信号であり、これらの２つの信号は図示されて
いない制御回路で発生される。
【００１０】前記２ビットプレフェッチ構造の読出し及
び書込サイクルの両方において、前記カラム選択ライン
CSL2iのイネーブル時点及びディスエーブル時点を遅延
するために、前記カラム選択ライン制御器82が前記第１
制御信号P2Nにだけ応じて前記カラム選択ラインイネー
ブル制御信号PCSLE2及び前記カラム選択ラインディスエ
ーブル制御信号PCSLD2を発生するようにも構成できる。
び書込サイクルの両方において、前記カラム選択ライン
CSL2iのイネーブル時点及びディスエーブル時点を遅延
するために、前記カラム選択ライン制御器82が前記第１
制御信号P2Nにだけ応じて前記カラム選択ラインイネー
ブル制御信号PCSLE2及び前記カラム選択ラインディスエ
ーブル制御信号PCSLD2を発生するようにも構成できる。
【００１１】なお、前記同期式ＤＲＡＭが２ビット以上
のプレフェッチ構造のみを含む場合に、前記カラム選択
ライン制御器82は前記第２制御信号PWRにだけ応じて前
記カラム選択ラインイネーブル制御信号PCSLE2及び前記
カラム選択ラインディスエーブル制御信号PCSLD2を発生
するようにも構成できる。前記カラム選択ライン制御器
82は、前記内部クロックPCLKSを受けて、前記第１及び
第２制御信号P2N、PWRに応じて前記カラム選択ラインイ
ネーブル制御信号PCSLE2又は前記カラム選択ラインディ
スエーブル制御信号PCSLD2をそれぞれ発生する、カラム
選択ラインイネーブル制御信号発生器82aとカラム選択
ラインディスエーブル制御信号発生器82bとを含む。前
記第１内部クロック発生器83は、チップの外部から入力
される外部クロックCLK、即ち、システムロックを受け
て、前記外部クロックCLKと周期が同一の第１内部クロ
ックPCLK1を発生する。前記第２内部クロック発生器84
は、前記第１内部クロックPCLK1を受けて、周期が前記
第１内部クロックPCLK1の周期の２倍の第２内部クロッ
クPCLK2を発生する。前記選択器85は、前記第１内部ク
ロックPCLK1及び前記第２内部クロックPCLK2のうち何れ
か１つを前記内部クロックPCLKSとして選択する。詳し
く説明すれば、同期式ＤＲＡＭがパイプライン構造とし
て動作する際には、前記選択器85は所定の制御信号に応
じて前記第１内部クロックPCLK1を内部クロックPCLKSと
して選択し、同期式ＤＲＡＭが２ビットプレフェッチ構
造として動作する際には、前記選択器85は前記所定の制
御信号に応じて前記第２内部クロックPCLK2を前記内部
クロックPCLKSとして選択する。
のプレフェッチ構造のみを含む場合に、前記カラム選択
ライン制御器82は前記第２制御信号PWRにだけ応じて前
記カラム選択ラインイネーブル制御信号PCSLE2及び前記
カラム選択ラインディスエーブル制御信号PCSLD2を発生
するようにも構成できる。前記カラム選択ライン制御器
82は、前記内部クロックPCLKSを受けて、前記第１及び
第２制御信号P2N、PWRに応じて前記カラム選択ラインイ
ネーブル制御信号PCSLE2又は前記カラム選択ラインディ
スエーブル制御信号PCSLD2をそれぞれ発生する、カラム
選択ラインイネーブル制御信号発生器82aとカラム選択
ラインディスエーブル制御信号発生器82bとを含む。前
記第１内部クロック発生器83は、チップの外部から入力
される外部クロックCLK、即ち、システムロックを受け
て、前記外部クロックCLKと周期が同一の第１内部クロ
ックPCLK1を発生する。前記第２内部クロック発生器84
は、前記第１内部クロックPCLK1を受けて、周期が前記
第１内部クロックPCLK1の周期の２倍の第２内部クロッ
クPCLK2を発生する。前記選択器85は、前記第１内部ク
ロックPCLK1及び前記第２内部クロックPCLK2のうち何れ
か１つを前記内部クロックPCLKSとして選択する。詳し
く説明すれば、同期式ＤＲＡＭがパイプライン構造とし
て動作する際には、前記選択器85は所定の制御信号に応
じて前記第１内部クロックPCLK1を内部クロックPCLKSと
して選択し、同期式ＤＲＡＭが２ビットプレフェッチ構
造として動作する際には、前記選択器85は前記所定の制
御信号に応じて前記第２内部クロックPCLK2を前記内部
クロックPCLKSとして選択する。
【００１２】前記カラムアドレスカウンタ86は、前記内
部クロックPCLKSに応じて、チップの外部から入力され
るカラムアドレスA1を受けて増加するカラムアドレスA2
を発生する。従って、同期式ＤＲＡＭがパイプライン構
造として動作する際は、前記カラムアドレスカウンタ86
は前記第１内部クロックPCLK1を前記内部クロックPCLKS
として受けるため、前記外部クロックCLKの１サイクル
の間に１つずつの前記増加したカラムアドレスA2を発生
する。一方、前記同期式ＤＲＡＭが２ビットプレフェッ
チ構造として動作する際には、前記カラムアドレスカウ
ンタ86は前記第２内部クロックPCLK2を前記内部クロッ
クPCLKSとして受けるため、前記外部クロックCLKの２サ
イクルの間に１つずつの前記増加するカラムアドレスA2
を発生する。前記カラムアドレスバッファ87は、前記カ
ラムアドレスA1及び前記増加するカラムアドレスA2をバ
ッファリングして、バッファリングされたアドレスCAi
を発生する。前記カラムプレデコーダ88は、前記バッフ
ァリングされたアドレスCAiをプレデコーディングし
て、前記プレデコーディングされたアドレスDCAijを発
生する。
部クロックPCLKSに応じて、チップの外部から入力され
るカラムアドレスA1を受けて増加するカラムアドレスA2
を発生する。従って、同期式ＤＲＡＭがパイプライン構
造として動作する際は、前記カラムアドレスカウンタ86
は前記第１内部クロックPCLK1を前記内部クロックPCLKS
として受けるため、前記外部クロックCLKの１サイクル
の間に１つずつの前記増加したカラムアドレスA2を発生
する。一方、前記同期式ＤＲＡＭが２ビットプレフェッ
チ構造として動作する際には、前記カラムアドレスカウ
ンタ86は前記第２内部クロックPCLK2を前記内部クロッ
クPCLKSとして受けるため、前記外部クロックCLKの２サ
イクルの間に１つずつの前記増加するカラムアドレスA2
を発生する。前記カラムアドレスバッファ87は、前記カ
ラムアドレスA1及び前記増加するカラムアドレスA2をバ
ッファリングして、バッファリングされたアドレスCAi
を発生する。前記カラムプレデコーダ88は、前記バッフ
ァリングされたアドレスCAiをプレデコーディングし
て、前記プレデコーディングされたアドレスDCAijを発
生する。
【００１３】尚、本実施の形態におけるカラムデコーダ
81の構成は、図３を参照して既に示されているので、こ
こでは説明を省く。
81の構成は、図３を参照して既に示されているので、こ
こでは説明を省く。
【００１４】＜本実施の形態に係るカラム選択ラインイ
ネーブル制御信号発生器の構成例＞図９を参照すれば、
前記カラム選択ラインイネーブル制御信号発生器82a
は、前記内部クロックPCLKSを反転及び遅延させる第１
反転遅延器91と、前記第１反転遅延器91の出力信号を遅
延する第１遅延器92と、前記第１及び第２制御信号P2
N、PWRに応じて論理動作を行う第１論理手段ND1と、前
記第１論理手段ND1の出力信号に応じて前記第１反転遅
延器91の出力信号及び前記第１遅延器92の出力信号のう
ち何れか１つを選択して、前記カラム選択ラインイネー
ブル制御信号PCSLE2として出力する第１選択器93とを備
える。前記第１反転遅延器91は、前記内部クロックPCLK
Sを反転させるインバータI8と、前記インバータI8の出
力信号を反転させるインバータI9と、前記インバータI9
の出力信号を反転させるインバータI10とから構成され
る。前記第１遅延器92は、前記インバータI10の出力信
号を反転させるインバータI11と、前記インバータI11の
出力信号を反転させるインバータI12とから構成され
る。前記第１論理手段ND1は、前記第１及び第２制御信
号P2N、PWRに応じてＮＡＮＤ動作を行うＮＡＮＤゲート
から構成される。前記第１選択器93は、前記第１論理手
段ND1の出力信号に応じて、前記第１反転遅延器91の出
力信号を前記カラム選択ラインイネーブル制御信号PCSL
E2として出力する第１スイッチング手段TM1と、前記第
１論理手段ND1の出力信号の反転出力信号に応じて、前
記第１遅延器92の出力信号を前記カラム選択ラインイネ
ーブル制御信号PCSLE2として出力する第２スイッチング
手段TM2とを含む。ここで、前記第１及び第２スイッチ
ング手段TM1、TM2は伝送ゲートから構成される。前記カ
ラム選択ラインイネーブル制御信号発生器82aの動作に
つき説明すれば、下記の通りである。
ネーブル制御信号発生器の構成例＞図９を参照すれば、
前記カラム選択ラインイネーブル制御信号発生器82a
は、前記内部クロックPCLKSを反転及び遅延させる第１
反転遅延器91と、前記第１反転遅延器91の出力信号を遅
延する第１遅延器92と、前記第１及び第２制御信号P2
N、PWRに応じて論理動作を行う第１論理手段ND1と、前
記第１論理手段ND1の出力信号に応じて前記第１反転遅
延器91の出力信号及び前記第１遅延器92の出力信号のう
ち何れか１つを選択して、前記カラム選択ラインイネー
ブル制御信号PCSLE2として出力する第１選択器93とを備
える。前記第１反転遅延器91は、前記内部クロックPCLK
Sを反転させるインバータI8と、前記インバータI8の出
力信号を反転させるインバータI9と、前記インバータI9
の出力信号を反転させるインバータI10とから構成され
る。前記第１遅延器92は、前記インバータI10の出力信
号を反転させるインバータI11と、前記インバータI11の
出力信号を反転させるインバータI12とから構成され
る。前記第１論理手段ND1は、前記第１及び第２制御信
号P2N、PWRに応じてＮＡＮＤ動作を行うＮＡＮＤゲート
から構成される。前記第１選択器93は、前記第１論理手
段ND1の出力信号に応じて、前記第１反転遅延器91の出
力信号を前記カラム選択ラインイネーブル制御信号PCSL
E2として出力する第１スイッチング手段TM1と、前記第
１論理手段ND1の出力信号の反転出力信号に応じて、前
記第１遅延器92の出力信号を前記カラム選択ラインイネ
ーブル制御信号PCSLE2として出力する第２スイッチング
手段TM2とを含む。ここで、前記第１及び第２スイッチ
ング手段TM1、TM2は伝送ゲートから構成される。前記カ
ラム選択ラインイネーブル制御信号発生器82aの動作に
つき説明すれば、下記の通りである。
【００１５】同期式ＤＲＡＭがパイプライン構造として
動作する場合は、前記第１制御信号P2Nが論理"ロー"に
なる。従って、前記第１論理手段ND1の出力信号が論理"
ハイ"になることによって、前記第１スイッチング手段T
M1はターンオンされ、前記第２スイッチング手段TM2は
ターンオフされる。そこで、前記内部クロックPCLKSが
前記第１反転遅延器91で反転及び遅延され、前記第１反
転遅延器91の出力信号が前記カラム選択ラインイネーブ
ル制御信号PCSLE2として出力される。
動作する場合は、前記第１制御信号P2Nが論理"ロー"に
なる。従って、前記第１論理手段ND1の出力信号が論理"
ハイ"になることによって、前記第１スイッチング手段T
M1はターンオンされ、前記第２スイッチング手段TM2は
ターンオフされる。そこで、前記内部クロックPCLKSが
前記第１反転遅延器91で反転及び遅延され、前記第１反
転遅延器91の出力信号が前記カラム選択ラインイネーブ
ル制御信号PCSLE2として出力される。
【００１６】前記同期式ＤＲＡＭが２ビットプレフェッ
チ構造として動作する際は、前記第１制御信号P2Nが論
理"ハイ"になるが、前記２ビットプレフェッチ構造の読
出しサイクルでは前記第２制御信号PWRが論理"ロー"に
なる。それによって、前記２ビットプレフェッチ構造の
読出しサイクルでは、前記パイプライン構造として動作
する際と同様に、前記内部クロックPCLKSが前記第１反
転遅延器91で反転及び遅延され、前記第１反転遅延器91
の出力信号が前記カラム選択ラインイネーブル制御信号
PCSLE2として出力される。
チ構造として動作する際は、前記第１制御信号P2Nが論
理"ハイ"になるが、前記２ビットプレフェッチ構造の読
出しサイクルでは前記第２制御信号PWRが論理"ロー"に
なる。それによって、前記２ビットプレフェッチ構造の
読出しサイクルでは、前記パイプライン構造として動作
する際と同様に、前記内部クロックPCLKSが前記第１反
転遅延器91で反転及び遅延され、前記第１反転遅延器91
の出力信号が前記カラム選択ラインイネーブル制御信号
PCSLE2として出力される。
【００１７】前記２ビットプレフェッチ構造の書込サイ
クルでは、前記第１制御信号P2Nが論理"ハイ"になり、
前記第２制御信号PWRも論理"ハイ"になる。従って、前
記第１論理手段ND1の出力信号が論理"ロー"になること
によって、前記第１スイッチング手段TM1はターンオフ
され、前記第２スイッチング手段TM2はターンオンされ
る。そこで、前記内部クロックPCLKSは前記第１反転遅
延器91で反転及び遅延され、前記第１反転遅延器91の出
力信号は前記第１遅延器92で更に遅延された上で、前記
カラム選択ラインイネーブル制御信号PCSLE2として出力
される。 ＜本実施の形態に係るカラム選択ラインディスエーブル
制御信号発生器の構成例＞図１０を参照すれば、前記カ
ラム選択ラインディスエーブル制御信号発生器82bは、
前記内部クロックPCLKSを遅延する第２遅延器101と、前
記第２遅延器101の出力信号を遅延する第3遅延器102
と、前記第１及び第２制御信号P2N、PWRに応じて論理動
作を行う第２論理手段ND2と、前記第２論理手段ND2の出
力信号に応じて前記第２遅延器101の出力信号及び前記
第3遅延器102の出力信号のうち何れか１つを選択して前
記カラム選択ラインディスエーブル制御信号PCSLD2とし
て出力する第２選択器103とを備える。前記第２遅延器1
01は、前記内部クロックPCLKSを反転させるインバータI
14と、前記インバータI14の出力信号を反転させるイン
バータI15とから構成される。前記第3遅延器102は、前
記インバータI15の出力信号を反転させるインバータI16
と、前記インバータI16の出力信号を反転させるインバ
ータI17とから構成される。前記第２論理手段ND2は、前
記第１及び第２制御信号P2N、PWRに応じてＮＡＮＤ動作
を行うＮＡＮＤゲートから構成される。前記第２選択器
103は、前記第２論理手段ND2の出力信号に応じて、前記
第２遅延器101の出力信号を前記カラム選択ラインディ
スエーブル制御信号PCSLD2として出力する第3スイッチ
ング手段TM3と、前記第２論理手段ND2の出力信号の反転
出力信号に応じて、前記第３遅延器102の出力信号を前
記カラム選択ラインディスエーブル制御信号PCSLD2とし
て出力する第４スイッチング手段TM4とを含む。ここ
で、前記第３及び第４スイッチング手段TM3、TM4は伝送
ゲートから構成される。前記カラム選択ラインディスエ
ーブル制御信号発生器82bの動作は、図９に示したカラ
ム選択ラインイネーブル制御信号発生器の動作と類似で
あり、異なる点だけを簡単に説明すれば下記の通りであ
る。
クルでは、前記第１制御信号P2Nが論理"ハイ"になり、
前記第２制御信号PWRも論理"ハイ"になる。従って、前
記第１論理手段ND1の出力信号が論理"ロー"になること
によって、前記第１スイッチング手段TM1はターンオフ
され、前記第２スイッチング手段TM2はターンオンされ
る。そこで、前記内部クロックPCLKSは前記第１反転遅
延器91で反転及び遅延され、前記第１反転遅延器91の出
力信号は前記第１遅延器92で更に遅延された上で、前記
カラム選択ラインイネーブル制御信号PCSLE2として出力
される。 ＜本実施の形態に係るカラム選択ラインディスエーブル
制御信号発生器の構成例＞図１０を参照すれば、前記カ
ラム選択ラインディスエーブル制御信号発生器82bは、
前記内部クロックPCLKSを遅延する第２遅延器101と、前
記第２遅延器101の出力信号を遅延する第3遅延器102
と、前記第１及び第２制御信号P2N、PWRに応じて論理動
作を行う第２論理手段ND2と、前記第２論理手段ND2の出
力信号に応じて前記第２遅延器101の出力信号及び前記
第3遅延器102の出力信号のうち何れか１つを選択して前
記カラム選択ラインディスエーブル制御信号PCSLD2とし
て出力する第２選択器103とを備える。前記第２遅延器1
01は、前記内部クロックPCLKSを反転させるインバータI
14と、前記インバータI14の出力信号を反転させるイン
バータI15とから構成される。前記第3遅延器102は、前
記インバータI15の出力信号を反転させるインバータI16
と、前記インバータI16の出力信号を反転させるインバ
ータI17とから構成される。前記第２論理手段ND2は、前
記第１及び第２制御信号P2N、PWRに応じてＮＡＮＤ動作
を行うＮＡＮＤゲートから構成される。前記第２選択器
103は、前記第２論理手段ND2の出力信号に応じて、前記
第２遅延器101の出力信号を前記カラム選択ラインディ
スエーブル制御信号PCSLD2として出力する第3スイッチ
ング手段TM3と、前記第２論理手段ND2の出力信号の反転
出力信号に応じて、前記第３遅延器102の出力信号を前
記カラム選択ラインディスエーブル制御信号PCSLD2とし
て出力する第４スイッチング手段TM4とを含む。ここ
で、前記第３及び第４スイッチング手段TM3、TM4は伝送
ゲートから構成される。前記カラム選択ラインディスエ
ーブル制御信号発生器82bの動作は、図９に示したカラ
ム選択ラインイネーブル制御信号発生器の動作と類似で
あり、異なる点だけを簡単に説明すれば下記の通りであ
る。
【００１８】同期式ＤＲＡＭがパイプライン構造として
動作する際には、前記内部クロックPCLKSが前記第２遅
延器101で遅延され、前記第２遅延器101の出力信号が前
記カラム選択ラインディスエーブル制御信号PCSLD2とし
て出力される。前記同期式ＤＲＡＭが２ビットプレフェ
ッチ構造として動作し、書込サイクルの場合は、前記内
部クロックPCLKSは前記第２遅延器101で遅延され、前記
第２遅延器101の出力信号が前記第3遅延器102で更に遅
延された上で前記カラム選択ラインディスエーブル制御
信号PCSLD2として出力される。＜本実施の形態に係るカ
ラム選択ライン制御回路の動作タイミング例＞図１１は
同期式ＤＲＡＭが２ビットプレフェッチ構造として動作
する際の、図８に示したカラム選択ライン制御回路の動
作を示すタイミング図であり、本実施の形態に係るカラ
ム選択ライン制御方法は図１１に示したタイミング図に
沿って行われる。図１１に示したタイミング図に基づ
き、図８に示した本実施の形態に係るカラム選択ライン
制御回路の動作及び本実施の形態に係るカラム選択ライ
ン制御方法を説明する。
動作する際には、前記内部クロックPCLKSが前記第２遅
延器101で遅延され、前記第２遅延器101の出力信号が前
記カラム選択ラインディスエーブル制御信号PCSLD2とし
て出力される。前記同期式ＤＲＡＭが２ビットプレフェ
ッチ構造として動作し、書込サイクルの場合は、前記内
部クロックPCLKSは前記第２遅延器101で遅延され、前記
第２遅延器101の出力信号が前記第3遅延器102で更に遅
延された上で前記カラム選択ラインディスエーブル制御
信号PCSLD2として出力される。＜本実施の形態に係るカ
ラム選択ライン制御回路の動作タイミング例＞図１１は
同期式ＤＲＡＭが２ビットプレフェッチ構造として動作
する際の、図８に示したカラム選択ライン制御回路の動
作を示すタイミング図であり、本実施の形態に係るカラ
ム選択ライン制御方法は図１１に示したタイミング図に
沿って行われる。図１１に示したタイミング図に基づ
き、図８に示した本実施の形態に係るカラム選択ライン
制御回路の動作及び本実施の形態に係るカラム選択ライ
ン制御方法を説明する。
【００１９】まず、第１内部クロック発生器83が、チッ
プの外部から入力される外部クロックCLKを受けて、周
期が前記外部クロックの周期と同一の第１内部クロック
PCLK1を発生する。第２内部クロック発生器84が、前記
第１内部クロックPCLK1を受けて周期が前記第１内部ク
ロックの２倍の第２内部クロックPCLK2を発生する。
プの外部から入力される外部クロックCLKを受けて、周
期が前記外部クロックの周期と同一の第１内部クロック
PCLK1を発生する。第２内部クロック発生器84が、前記
第１内部クロックPCLK1を受けて周期が前記第１内部ク
ロックの２倍の第２内部クロックPCLK2を発生する。
【００２０】同期式ＤＲＡＭがパイプライン構造として
動作する場合は、選択器85が前記第１内部クロックPCLK
1を内部クロックPCLKSとして選択し、前記同期式ＤＲＡ
Ｍが２ビットプレフェッチ構造として動作する場合は、
前記選択器85が前記第２内部クロックPCLK2を前記内部
クロックPCLKSとして選択する。また、カラム選択ライ
ンイネーブル制御信号発生器82a及びカラム選択ライン
ディスエーブル制御信号発生器82bが、第１及び第２制
御信号P2N、PWRにそれぞれ応じて前記２ビットプレフェ
ッチ構造の書込動作の際に限ってアクティブされる制御
信号（図示せず、図９及び図１０に示したND1及びND2の
出力信号)を発生する。
動作する場合は、選択器85が前記第１内部クロックPCLK
1を内部クロックPCLKSとして選択し、前記同期式ＤＲＡ
Ｍが２ビットプレフェッチ構造として動作する場合は、
前記選択器85が前記第２内部クロックPCLK2を前記内部
クロックPCLKSとして選択する。また、カラム選択ライ
ンイネーブル制御信号発生器82a及びカラム選択ライン
ディスエーブル制御信号発生器82bが、第１及び第２制
御信号P2N、PWRにそれぞれ応じて前記２ビットプレフェ
ッチ構造の書込動作の際に限ってアクティブされる制御
信号（図示せず、図９及び図１０に示したND1及びND2の
出力信号)を発生する。
【００２１】以上述べた様に、前記第１制御信号P2Nは
同期式ＤＲＡＭが２ビットプレフェッチ構造として動作
する際に論理"ハイ"にイネーブルされる信号であり、前
記第２制御信号PWRは書込サイクルで論理"ハイ"にイネ
ーブルされる信号である。図１１に示したタイミング図
は、同期式ＤＲＡＭが２ビットプレフェッチ構造の書込
サイクルで動作する場合である。次に、前記カラム選択
ラインイネーブル制御信号発生器82aは、前記内部クロ
ックPCLKSを反転させ、前記制御信号がアクティブされ
る際（２ビットプレフェッチ構造の書込サイクル）に
は、前記反転された内部クロックを所定時間遅延してカ
ラム選択ラインイネーブル制御信号PCSLE2として出力
し、前記制御信号がノンアクティブされる際（２ビット
プレフェッチ構造の書込サイクル以外）には、前記反転
された内部クロックを遅延せずに前記カラム選択ライン
イネーブル制御信号PCSLE2として出力する。即ち、同期
式ＤＲＡＭが２ビットプレフェッチ構造の書込サイクル
で動作する場合は前記反転された内部クロックが遅延し
て、前記カラム選択ラインイネーブル制御信号PCSLE2と
して出力される。
同期式ＤＲＡＭが２ビットプレフェッチ構造として動作
する際に論理"ハイ"にイネーブルされる信号であり、前
記第２制御信号PWRは書込サイクルで論理"ハイ"にイネ
ーブルされる信号である。図１１に示したタイミング図
は、同期式ＤＲＡＭが２ビットプレフェッチ構造の書込
サイクルで動作する場合である。次に、前記カラム選択
ラインイネーブル制御信号発生器82aは、前記内部クロ
ックPCLKSを反転させ、前記制御信号がアクティブされ
る際（２ビットプレフェッチ構造の書込サイクル）に
は、前記反転された内部クロックを所定時間遅延してカ
ラム選択ラインイネーブル制御信号PCSLE2として出力
し、前記制御信号がノンアクティブされる際（２ビット
プレフェッチ構造の書込サイクル以外）には、前記反転
された内部クロックを遅延せずに前記カラム選択ライン
イネーブル制御信号PCSLE2として出力する。即ち、同期
式ＤＲＡＭが２ビットプレフェッチ構造の書込サイクル
で動作する場合は前記反転された内部クロックが遅延し
て、前記カラム選択ラインイネーブル制御信号PCSLE2と
して出力される。
【００２２】また、前記カラム選択ラインディスエーブ
ル制御信号発生器82bは、前記制御信号がアクティブさ
れる際には、前記内部クロックPCLKSを所定時間遅延し
てカラム選択ラインディスエーブル制御信号PCSLD2とし
て出力し、前記制御信号がノンアクティブされる場合
は、前記内部クロックPCLKSを遅延せずに前記カラム選
択ラインディスエーブル制御信号PCSLD2として出力す
る。
ル制御信号発生器82bは、前記制御信号がアクティブさ
れる際には、前記内部クロックPCLKSを所定時間遅延し
てカラム選択ラインディスエーブル制御信号PCSLD2とし
て出力し、前記制御信号がノンアクティブされる場合
は、前記内部クロックPCLKSを遅延せずに前記カラム選
択ラインディスエーブル制御信号PCSLD2として出力す
る。
【００２３】即ち、同期式ＤＲＡＭが２ビットプレフェ
ッチ構造の書込サイクルで動作する際に、前記内部クロ
ックが遅延し、前記カラム選択ラインディスエーブル制
御信号PCSLD2として出力される。従って、カラムデコー
ダ81は、前記カラム選択ラインイネーブル制御信号PCSL
E2がアクティブされる際（下降エッジ)に、カラム選択
ラインCSL20、CSL21、CSL22、CSL23をイネーブルさせ、
前記カラム選択ラインディスエーブル制御信号PCSLD2が
アクティブされる際（上昇エッジ)に、前記カラム選択
ラインCSL20、CSL21、CSL22、CSL23をディスエーブルさ
せる。従って、同期式ＤＲＡＭが２ビットプレフェッチ
構造の書込サイクルで動作する場合は、前記遅延したカ
ラム選択ラインイネーブル制御信号PCSLE2及び前記遅延
したカラム選択ラインディスエーブル制御信号PCSLD2に
応じて、前記カラム選択ラインCSL20、CSL21、CSL22、C
SL23のイネーブル時点及びディスエーブル時点が遅延さ
れる。また、前述の如く、前記同期式ＤＲＡＭが２ビッ
トプレフェッチ構造として動作する場合は、前記外部ク
ロックCLKの２サイクルの間に２本ずつのカラム選択ラ
インがイネーブルされる。即ち、カラム選択ラインCSL2
0、CSL21は前記カラム選択ラインイネーブル制御信号PC
SLE2の下降エッジで同時にイネーブルされ、前記カラム
選択ラインディスエーブル制御信号PCSLD2の上昇エッジ
で同時にディスエーブルされる。カラム選択ラインCSL2
2、CSL23は、前記カラム選択ラインイネーブル制御信号
PCSLE2の次の下降エッジで同時にイネーブルされ、前記
カラム選択ラインディスエーブル制御信号PCSLD2の次の
上昇エッジで同時にディスエーブルされる。従って、前
記同期式ＤＲＡＭが２ビットプレフェッチ構造として動
作し、書込サイクルの場合は、前記カラム選択ラインCS
L20、CSL21、CSL22、CSL23のイネーブル時点及びディス
エーブル時点が遅延し、それによってチップの外部から
入力される入力データDIN、即ちD1、D2、D3、D4をメモ
リセルに書込みできる時間的余裕が増える。本発明は前
記実施の形態に限らず、多くの変形が本発明の思想内
で、且つ当分野において通常の知識を有した者にとって
可能であることは明らかである。
ッチ構造の書込サイクルで動作する際に、前記内部クロ
ックが遅延し、前記カラム選択ラインディスエーブル制
御信号PCSLD2として出力される。従って、カラムデコー
ダ81は、前記カラム選択ラインイネーブル制御信号PCSL
E2がアクティブされる際（下降エッジ)に、カラム選択
ラインCSL20、CSL21、CSL22、CSL23をイネーブルさせ、
前記カラム選択ラインディスエーブル制御信号PCSLD2が
アクティブされる際（上昇エッジ)に、前記カラム選択
ラインCSL20、CSL21、CSL22、CSL23をディスエーブルさ
せる。従って、同期式ＤＲＡＭが２ビットプレフェッチ
構造の書込サイクルで動作する場合は、前記遅延したカ
ラム選択ラインイネーブル制御信号PCSLE2及び前記遅延
したカラム選択ラインディスエーブル制御信号PCSLD2に
応じて、前記カラム選択ラインCSL20、CSL21、CSL22、C
SL23のイネーブル時点及びディスエーブル時点が遅延さ
れる。また、前述の如く、前記同期式ＤＲＡＭが２ビッ
トプレフェッチ構造として動作する場合は、前記外部ク
ロックCLKの２サイクルの間に２本ずつのカラム選択ラ
インがイネーブルされる。即ち、カラム選択ラインCSL2
0、CSL21は前記カラム選択ラインイネーブル制御信号PC
SLE2の下降エッジで同時にイネーブルされ、前記カラム
選択ラインディスエーブル制御信号PCSLD2の上昇エッジ
で同時にディスエーブルされる。カラム選択ラインCSL2
2、CSL23は、前記カラム選択ラインイネーブル制御信号
PCSLE2の次の下降エッジで同時にイネーブルされ、前記
カラム選択ラインディスエーブル制御信号PCSLD2の次の
上昇エッジで同時にディスエーブルされる。従って、前
記同期式ＤＲＡＭが２ビットプレフェッチ構造として動
作し、書込サイクルの場合は、前記カラム選択ラインCS
L20、CSL21、CSL22、CSL23のイネーブル時点及びディス
エーブル時点が遅延し、それによってチップの外部から
入力される入力データDIN、即ちD1、D2、D3、D4をメモ
リセルに書込みできる時間的余裕が増える。本発明は前
記実施の形態に限らず、多くの変形が本発明の思想内
で、且つ当分野において通常の知識を有した者にとって
可能であることは明らかである。
【発明の効果】以上述べた様に、本発明に係る同期式半
導体メモリ装置のカラム選択ライン制御回路、同期式半
導体メモリ装置及びその制御方法は、前記同期式半導体
メモリ装置が２ビットプレフェッチ構造として動作し、
書込サイクルの場合、カラム選択ラインのイネーブル時
点及びディスエーブル時点を遅延することによって、チ
ップの外部から入力される入力データをメモリセルに書
込みできる時間的余裕を増すことができる。
導体メモリ装置のカラム選択ライン制御回路、同期式半
導体メモリ装置及びその制御方法は、前記同期式半導体
メモリ装置が２ビットプレフェッチ構造として動作し、
書込サイクルの場合、カラム選択ラインのイネーブル時
点及びディスエーブル時点を遅延することによって、チ
ップの外部から入力される入力データをメモリセルに書
込みできる時間的余裕を増すことができる。
【００２４】
【図１】同期式ＤＲＡＭにおけるカラム選択ラインの機
能を説明するための簡略なブロック図である。
能を説明するための簡略なブロック図である。
【図２】同期式ＤＲＡＭにおいて、従来の技術に係るカ
ラム選択ライン制御回路のブロック図である。
ラム選択ライン制御回路のブロック図である。
【図３】図２及び図８に示したカラム選択ライン制御回
路におけるカラムデコーダの回路図である。
路におけるカラムデコーダの回路図である。
【図４】図２に示したカラム選択ライン制御回路におけ
るカラム選択ラインイネーブル制御信号発生器の回路図
である。
るカラム選択ラインイネーブル制御信号発生器の回路図
である。
【図５】図２に示したカラム選択ライン制御回路におけ
るカラム選択ラインディスエーブル制御信号発生器の回
路図である。
るカラム選択ラインディスエーブル制御信号発生器の回
路図である。
【図６】同期式ＤＲＡＭがパイプライン構造として動作
する場合の、図２に示したカラム選択ライン制御回路の
動作タイミング図である。
する場合の、図２に示したカラム選択ライン制御回路の
動作タイミング図である。
【図７】同期式ＤＲＡＭが２ビットプレフェッチ構造と
して動作する場合の、図２に示したカラム選択ライン制
御回路の動作タイミング図である。
して動作する場合の、図２に示したカラム選択ライン制
御回路の動作タイミング図である。
【図８】本実施の形態の同期式ＤＲＡＭに係るカラム選
択ライン制御回路の構成例を示すブロック図である。
択ライン制御回路の構成例を示すブロック図である。
【図９】図８に示したカラム選択ライン制御回路におけ
るカラム選択ラインイネーブル制御信号発生器の一実施
の形態を示す回路図である。
るカラム選択ラインイネーブル制御信号発生器の一実施
の形態を示す回路図である。
【図１０】図８に示したカラム選択ライン制御回路にお
けるカラム選択ラインディスエーブル制御信号発生器の
一実施の形態を示す回路図である。
けるカラム選択ラインディスエーブル制御信号発生器の
一実施の形態を示す回路図である。
【図１１】同期式ＤＲＡＭが２ビットプレフェッチ構造
の書き込みサイクルで動作する場合の、図８に示したカ
ラム選択ライン制御回路の動作タイミング図である。
の書き込みサイクルで動作する場合の、図８に示したカ
ラム選択ライン制御回路の動作タイミング図である。
Claims (24)
- 【請求項１】 パイプライン構造と２ビット以上のプレ
フェッチ構造とを含む同期式半導体メモリ装置のカラム
選択ライン制御回路であって、 プレデコーディングされたアドレス、カラム選択ライン
イネーブル制御信号、及びカラム選択ラインディスエー
ブル制御信号に応じて、カラム選択ラインを駆動するカ
ラムデコーダと、 前記カラム選択ラインのイネーブル時点及びディスエー
ブル時点を遅延するために、内部クロックを受けて、第
１及び第２制御信号に応じて前記カラム選択ラインイネ
ーブル制御信号及び前記カラム選択ラインディスエーブ
ル制御信号を発生するカラム選択ライン制御器とを備え
ることを特徴とする同期式半導体メモリ装置のカラム選
択ライン制御回路。 - 【請求項２】 チップの外部から入力される外部クロッ
クを受けて、第１内部クロックを発生する第１内部クロ
ック発生器と、 前記第１内部クロックを受けて、第２内部クロックを発
生する第２内部クロック発生器と、 前記第１内部クロック及び前記第２内部クロックのうち
何れか１つを前記内部クロッククとして選択する選択器
と、 前記内部クロックに応じて、チップの外部から入力され
るカラムアドレスを受けて、増加するカラムアドレスを
発生するカラムアドレスカウンタと、 前記カラムアドレス及び前記増加するカラムアドレスを
バッファリングして、バッファリングされたアドレスを
発生するカラムアドレスバッファと、 前記バッファリングされたアドレスをプレデコーディン
グして、前記プレデコーディングされたアドレスを発生
するカラムプレデコーダとを更に備えることを特徴とす
る請求項１に記載の同期式半導体メモリ装置のカラム選
択ライン制御回路。 - 【請求項３】 前記第１制御信号は、前記同期式半導体
メモリ装置が前記プレフェッチ構造として動作する際に
アクティブされる信号であることを特徴とする請求項１
に記載の同期式半導体メモリ装置のカラム選択ライン制
御回路。 - 【請求項４】 前記第２制御信号は、前記同期式半導体
メモリ装置の書込サイクルでアクティブされる信号であ
ることを特徴とする請求項１に記載の同期式半導体メモ
リ装置のカラム選択ライン制御回路。 - 【請求項５】 前記第１内部クロックの周期は、前記外
部クロックの周期と同一であることを特徴とする請求項
２に記載の同期式半導体メモリ装置のカラム選択ライン
制御回路。 - 【請求項６】 前記第２内部クロックの周期は、前記第
１内部クロックの周期の２倍であることを特徴とする請
求項２に記載の同期式半導体メモリ装置のカラム選択ラ
イン制御回路。 - 【請求項７】 前記カラム選択ライン制御器は、 前記内部クロックを受けて、前記第１及び第２制御信号
に応じて前記カラム選択ラインイネーブル制御信号を発
生するカラム選択ラインイネーブル制御信号発生器と、 前記内部クロックを受けて、前記第１及び第２制御信号
に応じて前記カラム選択ラインディスエーブル制御信号
を発生するカラム選択ラインディスエーブル制御信号発
生器とを備えることを特徴とする請求項１に記載の同期
式半導体メモリ装置のカラム選択ライン制御回路。 - 【請求項８】 前記カラム選択ラインイネーブル制御信
号発生器は、 前記内部クロックを反転及び遅延する第１反転遅延器
と、 前記第１反転遅延器の出力信号を遅延する第１遅延器
と、 前記第１及び第２制御信号に応じて論理動作を行う第１
論理手段と、 前記第１論理手段の出力信号に応じて、前記第１反転遅
延器の出力信号及び前記第１遅延器の出力信号のうち何
れか１つを選択して前記カラム選択ラインイネーブル制
御信号として発生する第１選択器とを備えることを特徴
とする請求項７に記載の同期式半導体メモリ装置のカラ
ム選択ライン制御回路。 - 【請求項９】 前記第１論理手段は、前記第１及び第２
制御信号に応じてＮＡＮＤ動作を行う手段であることを
特徴とする請求項８に記載の同期式半導体メモリ装置の
カラム選択ライン制御回路。 - 【請求項１０】 前記第１選択器は、 前記第１論理手段の出力信号に応じて、前記第１反転遅
延器の出力信号を前記カラム選択ラインイネーブル制御
信号として出力する第１スイッチング手段と、 前記第１論理手段の出力信号の反転出力信号に応じて、
前記第１遅延器の出力信号を前記カラム選択ラインイネ
ーブル制御信号として出力する第２スイッチング手段と
を備えることを特徴とする請求項８に記載の同期式半導
体メモリ装置のカラム選択ライン制御回路。 - 【請求項１１】 前記カラム選択ラインディスエーブル
制御信号発生器は、 前記内部クロックを遅延する第２遅延器と、 前記第２遅延器の出力信号を遅延する第３遅延器と、 前記第１及び第２制御信号に応じて論理動作を行う第２
論理手段と、 前記第２論理手段の出力信号に応じて、前記第２遅延器
の出力信号及び前記第３遅延器の出力信号のうち何れか
１つを選択して前記カラム選択ラインディスエーブル制
御信号として出力する第２選択器とを備えることを特徴
とする請求項７に記載の同期式半導体メモリ装置のカラ
ム選択ライン制御回路。 - 【請求項１２】 前記第２論理手段は、前記第１及び第
２制御信号に応じてＮＡＮＤ動作を行う手段であること
を特徴とする請求項１１に記載の同期式半導体メモリ装
置のカラム選択ライン制御回路。 - 【請求項１３】 前記第２選択器は、 前記第２論理手段の出力信号に応じて、前記第２遅延器
の出力信号を前記カラム選択ラインディスエーブル制御
信号として出力する第３スイッチング手段と、 前記第２論理手段の出力信号の反転出力信号に応じて、
前記第３遅延器の出力信号を前記カラム選択ラインディ
スエーブル制御信号として出力する第４スイッチング手
段とを備えることを特徴とする請求項１１に記載の同期
式半導体メモリ装置のカラム選択ライン制御回路。 - 【請求項１４】 パイプライン構造と２ビット以上のプ
レフェッチ構造とを含む同期式半導体メモリ装置のカラ
ム選択ライン制御回路であって、 プレデコーディングされたアドレス、カラム選択ライン
イネーブル制御信号、及びカラム選択ラインディスエー
ブル制御信号に応じて、カラム選択ラインを駆動するカ
ラムデコーダと、 前記カラム選択ラインのイネーブル時点及びディスエー
ブル時点を遅延するために、内部クロックを受けて第１
制御信号に応じて、前記カラム選択ラインイネーブル制
御信号及び前記カラム選択ラインディスエーブル制御信
号を発生するカラム選択ライン制御器とを備えることを
特徴とする同期式半導体メモリ装置のカラム選択ライン
制御回路。 - 【請求項１５】 チップの外部から入力される外部クロ
ックを受けて、第１内部クロックを発生する第１内部ク
ロック発生器と、 前記第１内部クロックを受けて、第２内部クロックを発
生する第２内部クロック発生器と、 前記第１内部クロック及び前記第２内部クロックのうち
何れか１つを前記内部クロックとして選択する選択器
と、 前記内部クロックに応えて、チップの外部から入力され
るカラムアドレスを受けて、増加するカラムアドレスを
発生するカラムアドレスカウンタと、 前記カラムアドレス及び前記増加するカラムアドレスを
バッファリングして、バッファリングされたアドレスを
発生するカラムアドレスバッファと、 前記バッファリングされたアドレスをプレデコーディン
グして、前記プレデコーディングされたアドレスを発生
するカラムプレデコーダを更に備えることを特徴とする
請求項１４に記載の同期式半導体メモリ装置のカラム選
択ライン制御回路。 - 【請求項１６】 前記第１制御信号は、前記同期式半導
体メモリ装置が前記プレフェッチ構造として動作する際
にアクティブされる信号であることを特徴とする請求項
１４に記載の同期式半導体メモリ装置のカラム選択ライ
ン制御回路。 - 【請求項１７】 ２ビット以上のプレフェッチ構造を含
む同期式半導体メモリ装置のカラム選択ライン制御回路
であって、 プレデコーディングされたアドレス、カラム選択ライン
イネーブル制御信号、及びカラム選択ラインディスエー
ブル制御信号を受けて、カラム選択ラインを駆動するカ
ラムデコーダと、 前記カラム選択ラインのイネーブル時点及びディスエー
ブル時点を遅延するために、内部クロックを受けて、第
２制御信号に応じて前記カラム選択ラインイネーブル制
御信号及び前記カラム選択ラインディスエーブル制御信
号を発生するカラム選択ライン制御器とを備えることを
特徴とする同期式半導体メモリ装置のカラム選択ライン
制御回路。 - 【請求項１８】 チップの外部から入力される外部クロ
ックを受けて、第１内部クロックを発生する第１内部ク
ロック発生器と、 前記第１内部クロックを受けて、第２内部クロックを発
生する第２内部クロック発生器と、 前記第１内部クロック及び前記第２内部クロックのうち
何れか１つを前記内部クロックとして選択する選択器
と、 前記内部クロックに応えて、チップの外部から入力され
るカラムアドレスを受けて、増加するカラムアドレスを
発生するカラムアドレスカウンタと、 前記カラムアドレス及び前記増加するカラムアドレスを
バッファリングして、バッファリングされたアドレスを
発生するカラムアドレスバッファと、 前記バッファリングされたアドレスをプレデコーディン
グして、前記プレデコーディングされたアドレスを発生
するカラムプレデコーダとを更に備えることを特徴とす
る請求項１７に記載の同期式半導体メモリ装置のカラム
選択ライン制御回路。 - 【請求項１９】 前記第２制御信号は、前記同期式半導
体メモリ装置の書込サイクルでアクティブされる信号で
あることを特徴とする請求項１７に記載の同期式半導体
メモリ装置のカラム選択ライン制御回路。 - 【請求項２０】 パイプライン構造と２ビット以上のプ
レフェッチ構造とを含む、あるいは２ビット以上のプレ
フェッチ構造のみを含む同期式メモリ装置のカラム選択
ライン制御方法であって、 チップの外部から入力される外部クロックを受けて、第
１内部クロックを発生する段階と、 前記第１内部クロックを受けて、第２内部クロックを発
生する段階と、 前記第１内部クロック及び前記第２内部クロックのうち
何れか１つを内部クロックとして選択する段階と、 前記プレフェッチ構造の書込サイクルでアクティブされ
る制御信号を発生する段階と、 前記内部クロックを反転させる段階と、 前記制御信号がアクティブの場合は、前記反転された内
部クロック及び前記内部クロックをそれぞれ遅延して、
カラム選択ラインイネーブル制御信号及びカラム選択ラ
インディスエーブル制御信号として出力し、前記制御信
号がノンアクティブの場合は、前記反転された内部クロ
ック及び前記内部クロックを前記カラム選択ラインイネ
ーブル制御信号及び前記カラム選択ラインディスエーブ
ル制御信号として遅延せずにそれぞれ出力する段階と、 前記カラム選択ラインイネーブル制御信号がアクティブ
される際に前記カラム選択ラインをイネーブルさせ、前
記カラム選択ラインディスエーブル制御信号がアクティ
ブされる際に前記カラム選択ラインをディスエーブルさ
せる段階とを含むことを特徴とする同期式メモリ装置の
カラム選択ライン制御方法。 - 【請求項２１】 前記第１内部クロックの周期は前記外
部クロックの周期と等しいことを特徴とする請求項２０
に記載の同期式メモリ装置のカラム選択ライン制御方
法。 - 【請求項２２】 前記第２内部クロックの周期は前記第
１内部クロックの周期の２倍であることを特徴とする請
求項２０に記載の同期式メモリ装置のカラム選択ライン
制御方法。 - 【請求項２３】 少なくとも２ビット以上のプレフェッ
チ構造を含む同期式メモリ装置のカラム選択ライン制御
方法であって、 少なくともプレフェッチ構造の書込サイクルでアクティ
ブとなる制御信号を生成し、 該制御信号により、カラムデコーダからのカラム選択ラ
インへの出力信号の少なくとも立ち下がりを遅延させる
ことを特徴とする同期式メモリ装置のカラム選択ライン
制御方法。 - 【請求項２４】 少なくとも２ビット以上のプレフェッ
チ構造を含む同期式半導体メモリ装置であって、 前記同期式半導体メモリ装置のカラム選択ライン制御回
路が、 プレデコーディングされたアドレス、カラム選択ライン
イネーブル制御信号、及びカラム選択ラインディスエー
ブル制御信号に応じて、カラム選択ラインを駆動するカ
ラムデコーダと、 前記カラム選択ラインのイネーブル時点及びディスエー
ブル時点を遅延するために、内部クロックを受けて、第
１及び／又は第２制御信号に応じて前記カラム選択ライ
ンイネーブル制御信号及び前記カラム選択ラインディス
エーブル制御信号を発生するカラム選択ライン制御器と
を備えることを特徴とする同期式半導体メモリ装置。
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