JPH0447712A - Frequency divider circuit - Google Patents
Frequency divider circuitInfo
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- JPH0447712A JPH0447712A JP2155993A JP15599390A JPH0447712A JP H0447712 A JPH0447712 A JP H0447712A JP 2155993 A JP2155993 A JP 2155993A JP 15599390 A JP15599390 A JP 15599390A JP H0447712 A JPH0447712 A JP H0447712A
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- output
- counter
- input
- preset
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】 産業上の利用分野 本発明は分周比が任意に設定できる分周回路に関する。[Detailed description of the invention] Industrial applications The present invention relates to a frequency divider circuit in which a frequency division ratio can be arbitrarily set.
従来の技術
近年、信号処理において、クロックを任意の比率で分周
したい機会が多い。BACKGROUND OF THE INVENTION In recent years, in signal processing, there are many occasions when it is desired to divide a clock by an arbitrary ratio.
第４図は従来の分周回路の構成を示すブロック図である
。図に示すように、分局比を任意に設定する分周回路は
、クロック発生回路１のクロック出力２をバイナリ−カ
ウンタ３に入力し、そのフリーカウント出力４をコンパ
レータ６に入力し、前記コンパレータに設定した分周比
の値と比較することで、分局出力を得ている。前記コン
パレータ５に設定する値を変えることで、任意の分局比
が設定できる。FIG. 4 is a block diagram showing the configuration of a conventional frequency dividing circuit. As shown in the figure, the frequency divider circuit that arbitrarily sets the division ratio inputs the clock output 2 of the clock generation circuit 1 to the binary counter 3, inputs its free count output 4 to the comparator 6, and inputs the clock output 2 of the clock generation circuit 1 to the binary counter 3. A divided output is obtained by comparing it with the set frequency division ratio value. By changing the value set in the comparator 5, an arbitrary division ratio can be set.
発明が解決しようとする課題
このような従来の分周回路では、任意の分局比をうるた
めに、コンパレータを設けて、分局比を設定する手段を
用いたので、部品点数が増加するとともに、コストアッ
プの要因となっていた。Problems to be Solved by the Invention In such conventional frequency divider circuits, in order to obtain an arbitrary division ratio, a comparator is provided and a means for setting the division ratio is used, which increases the number of parts and reduces cost. This was a factor in the increase.
本発明は上記課題を解決するもので、コンパレータを用
いないで任意の分局比を設定できる分周回路を提供する
ことを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to provide a frequency dividing circuit that can set an arbitrary division ratio without using a comparator.
課題を解決するための手段
本発明は上記目的を達成するために、クロックを入力し
てフルカウントでリップル・キャリーを出力し、前記フ
ルカウント値はプリセン１一端子のプリセット入力がロ
ード入力のタイミングで設定されるカウンタにおいて、
＠記カウンタの入力端にクロックを入力し、前記カウン
タのリノフ”ル・キャリー出力を前記ロード入力端に入
力して、前記キャリー出力のタイミングで前記プリセッ
ト値を１没定し、前記リップル・キャリー出力端から前
記プリセット値の分周出力を得る分周回路とする。Means for Solving the Problems In order to achieve the above object, the present invention inputs a clock and outputs a ripple carry at a full count, and the full count value is set at the timing when the preset input of the presen 1 terminal is the load input. In the counter that is
A clock is input to the input terminal of the counter, the ripple carry output of the counter is input to the load input terminal, the preset value is decremented by 1 at the timing of the carry output, and the ripple carry is The frequency dividing circuit obtains a frequency-divided output of the preset value from the output terminal.
作用
本発明はＪ二層（１４成により、リップル・キャリー出
力のタイミングで分周比を決定するプリセット値入力が
設定され、前記プリセット値は外部からブリセ、／）入
力端に入力される。Operation of the present invention: A preset value input for determining the frequency division ratio is set at the timing of the ripple carry output by the J-2 layer (14 configuration), and the preset value is input from the outside to the Brise, /) input terminal.
実施例
以下、本発明の一実施例の分周回路について、図面を参
照しながら説明する。Embodiment A frequency divider circuit according to an embodiment of the present invention will be described below with reference to the drawings.
第２図は本発明の一実施例の分周回路を一般的なＴＴＬ
のバイナリ−カウンタの代表である７４１６１で構成し
たブロック図である。Figure 2 shows a frequency divider circuit according to an embodiment of the present invention in a general TTL
74161 is a representative binary counter of FIG.
図において、クロック発振器１５からの出力のクロック
１６をバイナリ−カウンタ１７のクロック端子ＯＫへ入
力する。カウンタ１７はこのクロック入力によってカラ
ン１−アップしていき、カウントフルになるとリップル
・キャリー出力１８が出力される。この出力１８がこの
分周回路の出力２２となる。この出力１８をカウンタ１
７のロード入力１９に入力すれば良いが、カウンタ１７
のリップル・キャリー出力はＨｉｇｈレベル出力であり
、ロード人力１９はＬｏｗレベル入力でイネ−フルであ
るので、インバータ２０を挿入する。カウンタ１７はこ
のロード入力信号によって次のクロック入力１６で新し
いカウンタ初期１直をＡ、Ｂ。In the figure, a clock 16 output from a clock oscillator 15 is input to a clock terminal OK of a binary counter 17. The counter 17 increments by one in response to this clock input, and when the count reaches full, a ripple carry output 18 is output. This output 18 becomes the output 22 of this frequency divider circuit. This output 18 is converted into counter 1
7 load input 19, but the counter 17
The ripple carry output is a High level output, and the load input 19 is enabled with a Low level input, so the inverter 20 is inserted. The counter 17 uses this load input signal to start a new counter initial cycle A and B at the next clock input 16.
Ｇ、Ｄ入力端子２１からプリセットし、ロード入力がＨ
ｉｇｈにもどった次のクロック入力１６でカウントアン
プを再開する。この入力端子２１に任意のデータを与え
れば任意分周回路となる。たとエバ、コンピュータから
のデータ２４をラッチする回路２３を設けて、任意のプ
リセット値を与えるようにしておけば、自動制御可能な
任意分周回路を実現できる。Preset from G and D input terminals 21, and load input is H
The count amplifier is restarted at the next clock input 16 which returns to high. If arbitrary data is applied to this input terminal 21, it becomes an arbitrary frequency dividing circuit. In addition, by providing a circuit 23 that latches data 24 from a computer and giving an arbitrary preset value, an arbitrary frequency dividing circuit that can be automatically controlled can be realized.
次に、第３図に、本発明の実施例の分周回路の動作をタ
イミングチャートで示す。（ＦＬ＞は１％、分周、（ｂ
）ば１１５分周の例をそれぞれ示す。Next, FIG. 3 shows a timing chart of the operation of the frequency divider circuit according to the embodiment of the present invention. (FL> is 1%, frequency division, (b
) shows an example of frequency division by 115.
このように本発明の実施例の分周回路によれば、カウン
タのキャリー出力で分周比をプリセットする（１４成に
より、プリセット値によってカウンタ１アのカウントフ
ルになる丑でのクロック入力１６の入力数を設定でき、
コンパレータを使用しないでプリセット値を可変でき、
任意の分周比が設定できる分周回路が得られる。As described above, according to the frequency divider circuit of the embodiment of the present invention, the frequency division ratio is preset by the carry output of the counter (by the 14 configuration, when the clock input 16 reaches the full count of the counter 1 according to the preset value) You can set the number of inputs,
Preset values can be varied without using a comparator,
A frequency dividing circuit that can set an arbitrary frequency division ratio is obtained.
発明の効果
以上の実施−１から明らかなように、本発明・″はクロ
ノクラ入力してフルカウントでリップル・キャリーを出
力し、前記フルカウント値はプリセット端子のプリモノ
１−人力がロード入力のタイミングで設定されるカウン
タにおいて、前記カウンタの入）Ｊ端にクロックを入力
し、前記カウンタのリノフ”ル・ギャリー出力ヲ前記ロ
ード入力端に入力して、前記キャリー出力のタイミング
で前記プリセット値を設定し、前記リップル・キャリー
出力端から前記プリセント値の分周出力を得る分周回路
とすることにより、カウンタの外部に分周比を決定する
コンパレータを設けることなく分周比を任意に設定でき
るカウンタが得られる。As is clear from implementation-1 above the effects of the invention, the present invention inputs a chronograph input and outputs a ripple carry at a full count, and the full count value is manually set at the timing of the load input at the preset terminal. inputting a clock to the input (J) terminal of the counter, inputting the Rinoff'le Garry output of the counter to the load input terminal, and setting the preset value at the timing of the carry output; By using a frequency divider circuit that obtains the divided output of the precent value from the ripple carry output terminal, a counter that can arbitrarily set the frequency division ratio without providing a comparator for determining the frequency division ratio outside the counter can be obtained. It will be done.
第１図は本発明の一実施例の分周回路の構成を示すブロ
ック図、第２図は本発明の分周回路をＴＴＬカウンタで
構成した一実施例の回路図、第３図は本発明の実施例の
分周回路の動作を示すタイミングチャート、第４図は従
来の分周回路の構成を示すブロック図である。
８・・・・・クロック入力、９・・・・・カウンタ、１
０・・・・・リップル・キャリー出力および分周出力、
１１・・・・・ロード入力端、１２・・・・・・プリセ
ット入力端、１３・・・・・・プリセット入力。FIG. 1 is a block diagram showing the configuration of a frequency divider circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram of an embodiment in which the frequency divider circuit according to the present invention is configured with a TTL counter, and FIG. 3 is a block diagram showing the configuration of a frequency divider circuit according to the present invention. FIG. 4 is a timing chart showing the operation of the frequency dividing circuit of the embodiment. FIG. 4 is a block diagram showing the configuration of a conventional frequency dividing circuit. 8...Clock input, 9...Counter, 1
0...Ripple carry output and frequency division output,
11...Load input end, 12...Preset input end, 13...Preset input.
Claims (1)
を出力し、前記フルカウント値はプリセット端子のプリ
セット入力がロード入力のタイミングで設定されるカウ
ンタにおいて、前記カウンタの入力端にクロックを入力
し、前記カウンタのリップル・キャリー出力を前記ロー
ド入力端に入力して、前記キャリー出力のタイミングで
前記プリセット値を設定し、前記リップル・キャリー出
力端から前記プリセット値の分周出力を得るようにして
なる分周回路。A clock is input and a ripple carry is output at a full count, and the full count value is set at the timing of the load input of the preset input of the preset terminal. - A frequency dividing circuit configured to input a carry output to the load input terminal, set the preset value at the timing of the carry output, and obtain a divided output of the preset value from the ripple carry output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155993A JPH0447712A (en) | 1990-06-14 | 1990-06-14 | Frequency divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155993A JPH0447712A (en) | 1990-06-14 | 1990-06-14 | Frequency divider circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447712A true JPH0447712A (en) | 1992-02-17 |
Family
ID=15618005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155993A Pending JPH0447712A (en) | 1990-06-14 | 1990-06-14 | Frequency divider circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447712A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613251A1 (en) * | 1993-02-26 | 1994-08-31 | Thomson-Csf Semiconducteurs Specifiques | Frequency divider |
-
1990
- 1990-06-14 JP JP2155993A patent/JPH0447712A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613251A1 (en) * | 1993-02-26 | 1994-08-31 | Thomson-Csf Semiconducteurs Specifiques | Frequency divider |
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