JPH044775B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、高精度の高ビツトＤ／Ａ（デジタ
ル／アナログ）変換器に関するもので、各種の
Ｄ／Ａ変換器を具備する機器、例えば、音声合成
装置やCD（コンパクトデイスク）プレーヤ等に利
用される。

(ロ) 従来の技術 従来より種々の方式のＤ／Ａ変換器が実用化さ
れている。特開昭57−23321号公報では、振幅変
調（AM）型とパルス幅変調（PWM）型の夫々
の長所を組み合わせ、高精度の抵抗が不要で変換
速度の速いＤ／Ａ変換器が開示されている。しか
し、PWM型のＤ／Ａ変換器のもつ高調波歪が大
きいという欠点があつた。

これを解決すべくなされたのが特願昭60−
14032号である。これは、従来のPWM型のＤ／
Ａ変換器のような、デジタルデータの内容に応じ
て１変換周期内のパルス幅を変えるのに対して、
１変換周期期間内において２電位が入力デジタル
データに応じて広く分散するようにアナログ信号
を出力させているので、このＤ／Ａ変換器の出力
であるアナログ信号の高調波スペクトルが高域で
大きく低域で小さくなり、帯域制限により高調波
歪の低域を図るものである。

最近のデジタル・オーデイオ分野等のＤ／Ａ変
換器を必要とする機器においては、低価格化、低
消費電力化、そして小型化が要求されており、
Ｄ／Ａ変換器においても同様の要求がされてい
る。

前述の特願昭60−14032号のAM型とPWM型を
組み合わせたＤ／Ａ変換器において、小型化及び
低価格化を図るには、チツプサイズを小さくすれ
ばよく、それには、チツプサイズの大部分を占め
るAM型のＤ／Ａ変換部における分圧回路を縮小
することが有効である。すなわち、AM型のＤ／
Ａ変換器で処理するビツト数を減少させればよ
い。しかし、AM型のＤ／Ａ変換器で処理するビ
ツト数を減少させると、PWM型のＤ／Ａ変換部
で処理するビツト数が多くなるため、PWM型の
Ｄ／Ａ変換器におけるクロツクパルスを計数する
計数回路の進数が大きくなり、その分変換速度が
遅くなる。これを避けるためには、クロツクパル
スの周波数を高くすればよいが、消費電力が増
し、バツテリ駆動には好ましくない。また、クロ
ツクパルスの周波数が高いと、スイツチングノイ
ズの増加や、実装時での不要輻射が発生し、Ｄ／
Ａ変換器としての性能が劣化することになる。

一方、通常のＤ／Ａ変換器にあつては、デコー
ド回路における遅延時間の不一致等によりデータ
変換時にグリツチノイズを発生することが知られ
ている。斯るグリツチノイズに対してはＤ／Ａ変
換器の後段にサンプル・ホールド回路を設けて、
当該Ｄ／Ａ変換器の出力が安定した時点でサンプ
リングを行なうことが有効であるものの、Ｄ／Ａ
変換器が高精度であると、前記サンプル・ホール
ド回路自体も高精度であることが要求され高価な
高精度の素子で構成しなければならない。

(ハ) 発明が解決しょうとする問題点 本発明は、上述の如くAM型とPWM型を組み
合わせたＤ／Ａ変換器におけるチツプサイズの縮
小化には種々の難点があり、小型で低価格のＤ／
Ａ変換器の実現を困難にしていた点を解決しよう
とするものである。そして、更に前記グリツチノ
イズにより影響を、高価な高精度素子によるサン
プル・ホールド回路を用いることなく回避せんと
するものである。

(ニ) 問題点を解決するための手段 本発明は、Ｎ（＝Ｍ＋Ｋ＋Ｊ）ビツトのデジタ
ルデータに対応するアナログ信号を出力するＤ／
Ａ変換器であり、前記問題点を解決するために、
Ｎビツトのデジタルデータのうち上位ビツトをデ
コードするデコーダ、第１の基準電位と第２の基
準電位との間を2^M個の抵抗により分圧する分圧回
路、該分圧回路から前記デコーダの出力に応じた
近接２電位を選択的に取り出す手段を備えた第１
のＤ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち中位Ｋビツト
のために設けられ、クロツクパルスを発生するク
ロツク発生手段、該クロツク発生手段からのクロ
ツクパルスを計数する2^K進の計数回路、Ｎビツト
のうち中位Ｋビツトのデジタルデータと前記計数
回路の計数出力を入力とし、中位Ｋビツトのデジ
タルデータの内容に応じたパルス信号を出力する
パルス形成回路、該パルス形成回路の出力である
パルス信号に応じて前記第１のＤ／Ａ変換回路か
ら出力される近接２電位のうち一方を選択し合成
する手段、該合成手段が前記近接電位のどちらも
選択せず斯る合成手段の出力端を高インピーダン
ス状態とする期間を形成する手段を備えた第２の
Ｄ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち下位Ｊビツト
のために設けられ、前記第１の基準電位と前記分
圧回路の一端との間、及び前記第２の基準電位と
前記分圧回路の他端との間の夫々に接続された第
１、第２の抵抗網、Ｎビツトのうち下位Ｊビツト
のデジタルデータの内容に応じて、前記第１の抵
抗網の抵抗値と前記第２の抵抗網の抵抗値の総和
を一定に保ちつつ、これら第１、第２の抵抗網の
抵抗値を変化させる手段を備えた第３のＤ／Ａ変
換回路と、を具備するものである。

(ホ) 作用 Ｎビツトのデジタルデータのうち下位Ｊビツト
のデータが第３の変換回路に与えられ、Ｊビツト
のデータに応じて、第１のＤ／Ａ変換回路におけ
る分圧回路の両端にかかる電位を、その電位差が
一定の状態で変化させ、この分圧回路から分圧し
てとりだされる電位を変化させる。そして第１の
Ｄ／Ａ変換回路から、上位Ｍビツトのデータに応
じて、この分圧回路からとりだされる近接２電位
が選択されて出力され、更に第２のＤ／Ａ変換回
路から、中位Ｋビツトのデータに応じて、この近
接２電位のうち一方が選択され合成されて、Ｎビ
ツトのデジタルデータに対するアナログ信号が出
力される。そして、更に、第２のＤ／Ａ変換回路
は、合成手段の出力端を高インピーダンス状態と
する期間を形成する手段を備えることによつて、
当該期間中にデータの変換が行なえる。

(ヘ) 実施例 第１図は本発明であるＤ／Ａ変換器の概略構成
図である。１は第１のＤ／Ａ変換回路で、入力さ
れたＮ（＝Ｍ＋Ｋ＋Ｊ）ビツトのデジタルデータ
のうち上位Ｍビツトのデジタルデータをデコード
するデコーダ１１と、2^M個の抵抗Ｒで構成されて
その両端にかかる電位の電位差を分圧する分圧回
路１２と、前記デコーダ１１の出力に応じて前記
分圧回路１２から近接２電位V₁，V₂を選択して
取り出すスイツチング回路１３とからなる。２は
第２のＤ／Ａ変換回路で、クロツクパルスを発生
するクロツクパルス発生部２１と、該クロツクパ
ルス発生部２１からのクロツクパルスを計数する
2^K進の計数回路２２と、Ｎビツトのうち中位Ｋビ
ツトのデータと前記計数回路２２からの出力を入
力とし、Ｋビツトのデータに応じたパルス幅をも
つパルス信号を出力するパルス形成回路２３と、
該パルス形成回路２３のパルス出力をゲートする
ゲート回路２４と、相補的にスイツチング動作す
る２つのスイツチングトランジスタ２５ａ，２５
ｂで構成されて、前記ゲート回路２４を通過した
前記パルス信号に応じて、前記第１のＤ／Ａ変換
回路１から出力される近接２電位V₁，V₂のうち
一方を選択して合成する選択合成回路２５と、
RC積分回路２６_RCを備えたローパスフイルタ２
６とからなる。３は第３のＤ／Ａ変換回路として
のレベルシフト回路であり、第１基準電位Vref1
と前記分圧回路１２の一端との間、第２基準電位
Vref2と前記分圧回路１２の他端との間に設けら
れている。このレベルシフト回路３にはＮビツト
のうち下位Ｊビツトのデータが入力されており、
このデ−タに応じて、前記分圧回路１２の両端に
かかる電位を、その電位差を保つたまま変化させ
る。

以下にＮ＝16とし、その入力データa₁₅，a₁₄，
…，a₀のうち第１のＤ／Ａ変換回路１へ上位の
a₁₅，a₁₄，…，a₈の８ビツト（Ｍ＝８）第２の
Ｄ／Ａ変換回路２へ中位のa₇，a₆，a₅，a₄の４ビ
ツト（Ｋ＝４）、第３のＤ／Ａ変換回路３へ下位
のa₃，a₂，a₁，a₀の４ビツト（Ｊ＝４）を与える
ように構成した場合について説明する。

第２図は、第３のＤ／Ａ変換回路であるレベル
シフト回路３の回路構成図である。このレベルシ
フト回路３は第１のＤ／Ａ変換回路１の分圧回路
１２と第１の基準電位Vref1、第２の基準電位
Vref2の間に設けられていて、下位Ｊビツトのデ
ータa₃，a₂，a₁，a₀が与えられる。分圧回路１２
の一端とVref1との間には抵抗R₁，R₂，R₃，R₄
がこの順で直列接続されており、また分圧回路１
２の他端とVref2との間には抵抗R₅，R₆，R₇，
R₈がこの順で直列接続されている。抵抗R₁の両
端間には抵抗R₉とスイツチングトランジスタT₁
との直列回路が分圧回路１２側になるようにして
接続されている。同様にして抵抗R₂，R₃，R₄，
R₅，R₆，R₇，R₈の夫々に、抵抗R₁₀，R₁₁，R₁₂，
R₁₃，R₁₄，R₁₅，R₁₆の夫々と、スイツチングト
ランジスタT₂，T₃，T₄，T₅，T₆，T₇，T₈の
夫々との直列回路が、抵抗が分圧回路１２側とな
るようにして接続されている。そしてＪ（＝４）
ビツトのデータa₀，a₁，a₂，a₃の夫々は、スイツ
チングトランジスタT₁，T₂，T₃，T₄の夫々のゲ
ートに直接、またスイツチングトランジスタT₅，
T₆，T₇，T₈の夫々のゲートにインバータ４０を
介して与えられる。

抵抗R₁〜R₁₆及び分圧回路１２の抵抗Ｒの抵抗
値を夫々符号どおりとすると、各抵抗値は次の関
係式を成立するように定められている。

R₁，〜，R₃＝Ｒ R₉＝R₁₃＝255×Ｒ＝（2^K+J−１）×Ｒ R₁₀＝R₁₄＝127×Ｒ＝（2^K+J-1−１）×Ｒ R₁₁＝R₁₅＝63×Ｒ＝（2^K+J-2−１）×Ｒ R₁₂＝R₁₆＝31×Ｒ＝（2^K+J-3−１）×Ｒ 分圧回路１２の一端ＡとVref1との間の抵抗値
をR_A，他端ＢとVref2との間の抵抗値をR_Bとする
と、スイツチングトランジスタT₁又はT₅がオン
した場合には、R_A又はR_BはＲ−255R×Ｒ／
（255R＋Ｒ）＝Ｒ／256だけ小さくなる。同様にT₂
又はT₆がオンした場合、R_A又はR_BはＲ／128 T₃又はT₇がオンした場合、R_A又はR_BはＲ／64 T₄又はT₈がオンした場合、R_A又はR_BはＲ／32 だけ、夫々小さくなる。

インバータ４０の存在により、スイツチングト
ランジスタT₁〜T₄と、T₅〜T₈とは相補的にオ
ン、オフするから、a₀〜a₃の値によらず、Vref1
とVref2との間の抵抗値Rjは、 Rj＝（2¹⁶＋８−15／256）Ｒ に保たれる。即ち、点Ａと点Ｂとの間の電位差は
一定に保たれながら、a₀〜a₃の値に応じて、R_A，
R_Bを０、Ｒ／256，2R／256，…，15R／256に変
化させるので、分圧回路１２の分圧出力端子のレ
ベル、つまりV₁，V₂を16階調（４ビツト分）シ
フトできる。

ここで、Ｎ（＝16）ビツトのデータのうち最小
分解能（1LSB）の１ビツトが変化する場合につ
いて述べる。

Ｊ＝４ビツトのデータa₀，a₁，a₂，a₃がa₀＝a₁
＝a₂＝a₃＝０の時、 R_A＝4R R_B＝4R−15R／256 となり、点Ｂでの電位V_B（０）は、 V_B（０）＝（Vref1−Vref2）×（4R−15R／
256）／Rj となる。

次にa₀＝１，a₁＝a₂＝a₃＝０の時、 R_A＝4R−Ｒ／256 R_B＝4R−14R／256 となり、点Ｂでの電位V_B（１）は、 V_B（１）＝（Vref1−Vref2）×（4R−14R／256）
Rj となる。従つてV_B（０）とV_B（１）との電位差
E_LSBは E_LSB＝｛（Vref1−Vref2）×Ｒ／Rj｝／256 である。分圧回路１２の分圧出力端子間の電圧ス
テツプe_Mは、 e_M＝（Vref1−Vref2）×Ｒ／Rj であるので、E_LSBは分圧回路１２によつて分割さ
れた電位を更に１／256（＝１／2⁸）に分割してい
ることを示している。

つまり、第３のＤ／Ａ変換回路であるレベルシ
フト回路３では、入力されたＪ＝４ビツトのデー
タa₃〜a₀に応じて、分圧回路１２から分圧出力さ
れている電位をシフトしている。

第１のＤ／Ａ変換回路１では、入力されたＭ＝
８ビツトのデータa₁₅〜a₈をデコーダ１１でデコ
ードし、レベルシフトされている分圧回路１２の
分圧出力のうち、近接２電位V₁，V₂を、スイツ
チング回路１３にてデコード結果に基づいて選択
出力している。

さて、第２のＤ／Ａ変換回路２では、クロツク
発生部２１から出力されるクロツクパルスを2^K進
の計数回路２２で2^K個カウントする間（１変換期
間）に、入力されるＫビツトのデータa₇〜a₄に応
じたパルス信号をパルス形成回路２３から出力す
る。第３図にＫ＝４ビツト対応のパルス形成回路
２３の概略回路図を示す。

パルス形成回路２３は、計数回路２２の計数出
力Q₁，Q₂，Q₃，Q₄と、クロツク発生部２１から
のクロツクパルスCLKを入力して、夫々クロツ
クパルスCLKをクロツク入力端に受け、Ｄ入力
端に夫々計数出力Q₂，Q₃，Q₄を入力する第１、
第２、第3Dフリツプフロツプ２７，２８，２９
と、Ｋビツトのデータのうちビツトデータa₇と計
数出力Q₁を入力とする第１アンドゲート３０と、
ビツトデータa₆と計数出力Q₂と第1Dフリツプフ
ロツプ２７のＱ出力とを入力する第２アンドゲー
ト３１と、ビツトデータa₅と計数出力Q₃と第2D
フリツプフロツプ２８のＱ出力とを入力する第３
アンドゲート３２と、ビツトデータa₄と計数出力
Q₄と第3Dフリツプフロツプ２９のＱ出力とを入
力とする第４アンドゲート３３と、これら第１、
第２、第３、第４アンドゲート３０，３１，３
２，３３の各出力C₁，C₂，C₃，C₄を入力するオ
アゲート３４とを備えており、オアゲート３４の
出力C₀はゲート回路２４に出力される。

つまり、入力デジタルデータの桁の高低と計数
回路２２出力の高低とが逆順になるように組み合
わされて、アンドゲート３０，３１，３２，３３
へ入力されており、また計数回路２２出力の最下
位桁以外のQ₂，Q₃，Q₄は、夫々計数対象のクロ
ツクパルスCLKにて駆動されるＤフリツプフロ
ツプ２７，２８，２９にも与えられ、これらフリ
ツプフロツプの出力もQ₂，Q₃，Q₄と同様にアン
ドゲート３１，３２，３３へ与えられている。

このパルス形成回路２３の典型的な動作を説明
するための第４図にはそれぞれ１変換周期に相当
する第１、第２、第３期間T₁，T₂，T₃において
それぞれＫ＝４ビツトのデータとしてデータ
「12」（a₄＝０，a₅＝０，a₆＝１，a₇＝１）、デー
タ「８」（a₄＝０，a₅＝０，a₆＝０，a₇＝１）、及
びデータ「１」（a₄＝１，a₅＝０，a₆＝０，a₇＝
０）が第2D／Ａ変換回路２にそれぞれ入力され
るケースを示している、第１期間T_C1においては
ビツトデータa₆，a₇に有意の情報“１”が付与さ
れるので、第１、第２アンドゲート３０，３１に
それぞれアンドゲート出力C₁₁及びC₂₁が現れる。
一方第３、第４アンドゲート３２，３３には有意
の情報がないのでオアゲート３４出力C₀にはC₁₁，
C₂₁の論理和C₀₁が現れる。このC₀₁はパルス幅の
総和、つまり“１”である期間の総和で「12」を
表わすパルス信号となつており、第１期間T_C1の
全体に亘つて略均等に“１”，“０”の夫々が分布
するパルス幅、パルス周期となつている。

第２期間T_C2においてはビツトデータa₇のみ有
意の情報“１”が入力されるのでオアゲート３４
からは第１アンドゲート３０出力C₁₂に一致する
パルス信号C₀₂が出力される。このC₀₂はパルス幅
の総和で「８」を表わすパルス信号となつてお
り、第２期間T_C2の全体に亘つて略均等に“１”，
“０”の夫々が分布するパルス幅、パルス周期と
なつている。

更に、デジタルデータ「１」の入力される第３
期間T_C3においてはビツトデータa₄にのみ有意の
情報“１”が入力されるから、オアゲート３４か
らは第４アンドゲート３３出力C₄₃に一致するパ
ルス信号C₀₃が出力される。

第５図は、斯るパルス形成回路２３から出力さ
れるパルス信号C₀と入力される４ビツトのデジ
タルデータとの関係を、１変換期間T_Cについて
まとめたものである。

このように入力される４ビツトのデジタルデー
タの如何を問わず、入力データに応じてパルス幅
とパルス周期とが、パルスが１変換期間T_C内で
略均等に分散するように変化し、また、パルス幅
の総和が定まる。これは入力デジタルデータのビ
ツト数Ｋが４より大きい値或いは小さい値であつ
ても同じである。

このようにして出力されたパルス信号C₀は、
ゲート回路２４へ入力される。ゲート回路２４
は、前記パルス信号C₀がインバータ２４ａの存
在により、各々の一方の入力端に相補的に入力さ
れる第５アンドゲート２４ｂ、第６アンドゲート
２４ｃと、当該第５、第６アンドゲート２４ｂ，
２４ｃの他方の入力端にゲート制御信号を出力す
るゲート制御回路２４ｄから構成され、第５図に
示した如き入力データに応じたパルス幅とパルス
周期を備えたパルス信号C₀を出力すると共に、
１変換期間T_Cの最後にゲート制御回路２４ｄに
よりクロツク発生部２１にて形成されるPWMク
ロツク周期の任意の期間、例えば2/1の期間Tni
−ｚ前記第５及び第６アンドゲート２４ｂ及び２
４ｃの両者のゲートを閉鎖する。斯るゲート回路
２４を通過した前記パルス信号C₀，C₀は各々ス
イツチングトランジスタ２５ｂと２５ａのゲート
に与えられ、相補的にスイツチング動作し、両ト
ランジスタ２５ａ，２５ｂの接続モードをローパ
スフイルタ２６に接続してアナログ信号Voutを
得ている。即ち、パルス形成回路２３の出力パル
ス信号C₀が“１”である間、トランジスタ２５
ａがオンして、第１のＤ／Ａ変換回路１から出力
されている第１電位V₁が選択され、パルス信号
が“０”である間、トランジスタ２５ｂがオンし
て第２電位V₂が選択される。これらの電位は時
系列的に合成され、ローパスフイルタ２６にて高
調波成分が除去されて出力される。

第１のＤ／Ａ変換回路１から出力されるV₁，
V₂は、前述の説明から，以下のように表わせる。

V₂＝｛（Vref1−Vref2）／Rj｝×｛4R−15R／
256＋ （a₁₅×2⁷＋a₁₄×2⁶＋…＋a₈×2⁰）Ｒ＋（a₃
×2³＋a₂×2²＋a₁×2¹＋a₀×2⁰）Ｒ／256｝
＝Vconst＋（a₁₅×2⁷＋a₁₄×2⁶＋…＋a₈×
2⁰）×e_M＋（a₃×2³＋a₂×2²＋a₁×2¹＋a₀×
2⁰）×e_M／256 V₁＝V₂＋e_M 但し、Vconst＝（Vref1−Vref2）×（4R−
15R／256）／Rj このＤ／Ａ変換器の出力Voutは、第２のＤ／
Ａ変換回路２にて、e_M（＝V₁−V₂）の電位を16
（＝2^K）分割して合成されて出力されるものであ
るので、 Vout＝V₂＋（a₇×2³＋a₆×2²＋a₅×2¹＋a₄×2⁰）
×e^M／16 である。従つて、 Vout＝Vconst＋（a₁₅×2⁷＋a₁₄×2⁶＋…＋a₈×
2⁰）×e_M＋（a₇×2³＋a₆×2²＋a₅×2¹＋a₄×
2⁰） ×e_M／16＋（a₃×2³＋a₂＋a₁×2¹＋a₀×2⁰）
e_M／256 ＝（a₁₅×2⁷＋a₁₄×2⁶＋…＋a₈×2⁰＋a₇×2³
＋a₆×2²＋a₅×2¹＋a₄×2⁰＋a₃×2³＋a₂×
2²＋a₁×2¹＋a₀×2₀）×e_M／256＋Vconst となる。つまり第１図では、e_M／256をLSBとす
る16ビツトのＤ／Ａ変換器となる。

従来のもののように、第１のＤ／Ａ変換回路と
第２のＤ／Ａ変換回路のみの組み合わせによる
Ｄ／Ａ変換回路に較べて、本発明のＤ／Ａ変換器
では、各Ｄ／Ａ変換回路に入力するビツト数の低
減がされる。第２のＤ／Ａ変換回路（PWM型）
における入力ビツト数が８ビツトである場合、計
数回路のクロツク周波数はサンプリング周期
44.1KHzの2⁸倍の11.29MHz以上を必要とするが、
これが４ビツトであれば、クロツク周期は2⁴倍の
705.6KHz以上でよいことになる。これは、Ｄ／
Ａ変換器として、低消費電力化になり、また、高
周波クロツクパルスによるスイツチングノイズ及
び不要輻射の少ない、高性能なものが実現でき
る。

また、第１のＤ／Ａ変換回路（AM型）に入力
されるビツト数が減少すれば、それだけ高精度の
抵抗を少なくできるので、チツプサイズの小型化
ができる。特に抵抗の数は2^M個であるのでその効
果は非常に大きい。

尚、第３のＤ／Ａ変換回路であるレベルシフト
回路に用いる抵抗は、R₁〜R₈の低抵抗値のもの
にR₉〜R₁₆の高抵抗値のものを並列接続して、全
体としての抵抗値をデジタル的に変換するように
しているので、R₉〜R₁₆の高抵抗値のものには高
精度は必要とされない。例えば抵抗R₁，R₅，R₉，
R₁₃にて16ビツトの最小分解能（LSB）を表わす
こととしているが、R₁，R₅とR₉，R₁₃に要求され
る抵抗比（±1/2LSBに入る範囲）は、１：170
〜511であり、R₉，R₁₃には分圧回路に用いられ
る抵抗ほど精度を必要としない。従つて、第３の
Ｄ／Ａ変換回路が増すことになるチツプサイズの
増加量は僅かである。

一方、ゲート回路２４は、ゲート制御回路２４
ｄのゲート制御信号により１変換期間T_Cの最後、
即ち次の変換期間の直前に、期間Tnizの間第５
及び第６アンドゲート２４ｂ，２４ｃを閉塞す
る。従つて、両アンドゲート２４ｂ，２４ｃの閉
塞により後段のスイツチングトランジスタ２５
ａ，２５ｂはオフ状態となり、インピーダンス無
限大となる。すると、ローパスフイルタ２６内の
オペアンプ２６_OPと該オペアンプ２６_OPの前段に
設けられたRC積分回路２６_RCを構成する一端が
接地されたコンデンサ２６ｃは、前段のスイツチ
ングトランジスタ２５ａ，２５ｂを臨んだとき、
該トランジスタ２５ａ，２５ｂの何れもが高イン
ピーダンス状態となつていることから、高インピ
ーダンス状態となる直前の電位を保持することに
なり疑似的にサンプルホールド回路の働きをす
る。ここで、コンデンサ２６ｃで保持される直前
の電位は当該コンデンサ２６ｃの放電終了時の電
位（Vlow）であることが好ましい。即ち、
Vlowをサンプルホールドすることによりグリツ
チノイズによる影響を確実に抑圧し得る。斯る
Vlowの電位をホールドするためには上述の如く
コンデンサ２６ｃに蓄積された電荷を、スイツチ
ングトランジスタ２５ａ，２５ｂが高インピーダ
ンス状態となる前に放電が終了し得るCRの時定
数を選択すれば良い。このように、ローパスフイ
ルタ２６の一部を構成するRC積分回路２６_RC、
オペアンプ２６_OPは、変換期間T_C末尾においてス
イツチングトランジスタ２５ａ，２５ｂが高イン
ピーダンス状態となりコンデンサ２６ｃの放電が
終了していることによつてグリツチノイズに対し
て有効なサンプリングホールド回路として動作す
る。

第６図は、第３のＤ／Ａ変換回路の他の例を示
している。第６図においては、Ｊビツトのデータ
のデコーダ４１を備えており、また分圧回路１２
に直列接続される抵抗はR₂₀，R₃₀の片側各１個
とし、これらの抵抗R₂₀，R₃₀に入力デジタルデ
ータに応じて１つ又は複数の高抵抗が並列接続さ
れるようにしたものである。

即ち、抵抗R₂₀には抵抗R₂₁，R₂₂，R₂₃，…，
Rn及びスイツチングトランジスタTnの直列回路
が並列的に接続されており、トランジスタTnと
抵抗R₂₀とを信号ラインと各抵抗R₂₁，R₂₂，R₂₃，
…，Rnの接続モードとの間にスイツチングトラ
ンジスタT₂₁，T₂₂，T₂₃，…，が接続されてい
る。抵抗R₃₀側にも同様に抵抗R₃₁，R₃₂，R₃₃，
…，Rm及びスイツチングトランジスタT₃₁，
T₃₂，T₃₃，…，Tmが接続されている。

Ｊビツトのデータはデコーダ４１に入力され
る。デコーダは入力データに応じてスイツチング
トランジスタT₂₁，T₂₂，T₂₃，…Tnのうち１つ
と、スイツチングトランジスタT₃₁，T₃₂，T₃₃，
…，Tmのうち１つとをオンさせるべき信号を発
し、オンしたトランジスタにて定まる１つ又は複
数の高抵抗R₂₁，R₂₂，…，R₃₁，R₃₂，…等を
R₂₀、R₃₀の夫々と並列に接続させて、分圧回路
１２の分圧出力をレベルシフトさせるものであ
る。

(ト) 発明の効果 本発明は以上の説明から明らかな如く、AM型
の第１のＤ／Ａ変換回路と、PWM型の第２の
Ｄ／Ａ変換回路と、レベルシフト回路による第３
のＤ／Ａ変換回路で、１つのＤ／Ａ変換器を構成
しているので、各変換回路に入力されるデータの
ビツト数が低減でき、Ｄ／Ａ変換器のチツプサイ
ズの縮小化、消費電力の低下及び、低ノイズ化を
図ることができる。更に、第２のＤ／Ａ変換回路
は、合成手段の出力端を高インピーダンス状態と
する期間を形成する手段を備えることによつて、
当該期間中にデータの変換を行なえるので、変換
時にグリツチノイズが発生しても合成手段の出力
端から出力されず、Ｄ／Ａ変換出力に何らグリツ
チノイズの影響を与えることはない。

【図面の簡単な説明】

第１図は本発明の実施例の概略構成図、第２図
は第３図の変換回路の回路構成図、第３図は第２
の変換回路の概略回路図、第４図はパルス形成回
路の動作説明のタイムチヤート、第５図はパルス
形成回路の入力信号と出力信号の関係を示す波形
図、第６図は第３のＤ／Ａ変換回路の他の実施例
の回路構成図である。 １……第１のＤ／Ａ変換回路、２……第２の
Ｄ／Ａ変換回路、３……第３のＤ／Ａ変換回路、
１１……デコーダ、１２……分圧回路、１……ス
イツチング回路、２１……クロツク発生部、２２
……計数回路、２３……パルス形成回路、２４…
…ゲート回路、２５……選択合成回路、２６……
ローパスフイルタ。

Claims (1)

1. 【特許請求の範囲】 １ Ｎ（＝Ｍ＋Ｋ＋Ｊ）ビツトのデジタルデータ
   に対応するアナログ信号を出力するＤ／Ａ変換器
   において、 Ｎビツトのデジタルデータのうち上位Ｍビツト
   をデコードするデコーダ、第１の基準電位と第２
   の基準電位との間を2^M個の抵抗により分圧する分
   圧回路、該分圧回路から前期デコーダの出力に応
   じた近接２電位を選択的に取り出す手段を備えた
   第１のＤ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち中位Ｋビツト
   のために設けられ、クロツクパルスを発生するク
   ロツク発生手段、該クロツク発生手段からのクロ
   ツクパルスを計数する2^K進の計数回路、Ｎビツト
   のうち中位Ｋビツトのデジタルデータと前記計数
   回路の計数出力を入力とし、中位Ｋビツトのデジ
   タルデータの内容に応じたパルス信号を出力する
   パルス形成回路、該パルス形成回路の出力である
   パルス信号にて定められる期間に前記第１のＤ／
   Ａ変換回路から出力される近接２電位のうち一方
   を選択し、残余の期間に他方を選択して合成する
   手段、該合成手段が前記近接２電位のどちらも選
   択せず斯る合成手段の出力端を高インピーダンス
   状態とする期間を形成する手段、を備えた第２の
   Ｄ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち下位Ｊビツト
   のために設けられ、前記第１の基準電位と前記分
   圧回路の一端との間、及び前記第２の基準電位と
   前記分圧回路の他端との間の夫々に接続された第
   １、第２の抵抗網、Ｎビツトのうち下位Ｊビツト
   のデジタルデータの内容に応じて、前記第１の抵
   抗網の抵抗値と前記第２の抵抗網の抵抗値の総和
   を一定に保ちつつ、これら第１、第２の抵抗網の
   抵抗値を変化させる手段を備えた第３のＤ／Ａ変
   換回路と、を具備し、前記第２のＤ／Ａ変換回路
   からの合成出力を所定の期間で平均化してアナロ
   グ出力を得ることを特徴とするＤ／Ａ変換器。 ２ 前記パルス形成回路は、中位Ｋビツトのデジ
   タルデータの内容に応じてそのパルス幅とパルス
   周期が変化し、かつ、2^K個のクロツク期間におけ
   るパルス幅の総和が定まるパルス信号を出力する
   ことを特徴とする特許請求の範囲第１項記載の
   Ｄ／Ａ変換器。