JPH084224B2

JPH084224B2 - Ｄ／ａ変換器

Info

Publication number: JPH084224B2
Application number: JP26301087A
Authority: JP
Inventors: 康裕山田; 雅典梶谷; 健一大久保
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-10-19
Filing date: 1987-10-19
Publication date: 1996-01-17
Anticipated expiration: 2011-01-17
Also published as: JPH01105615A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、高精度の高ビットD/A変換器に関するもの
で、各種のD/A変換器を具備する機器、例えば、CD（コ
ンパクトディスク）プレーヤや音声合成装置に利用され
るものである。

（ロ）従来の技術最近のデジタル・オーディオ分野等のD/A変換器を必
要とする機器においては、低価格化、低消費電力化、及
び、小型化が要求されており、D/A変換器においてもそ
の要求に対応しなければならない。

そこで、振幅変調（AM）型とパルス幅変調（PWM）型
のD/A変換器の各々の長所を組み合わせ、高精度の抵抗
が不要で変換速度の速いD/A変換器に於いて、小型化及
び低価格化を図るには、D/A変換器を集積化する半導体
素子のチップサイズを小さくしなければならない。それ
には、D/A変換部の大部分を占める分圧回路を縮小する
ことが有効である。即ち、AM型のD/A変換部で処理する
ビット数を減少させればよい。しかし、AM型のD/A変換
部で処理するビット数を減少させると、PWM型のD/A変換
部で処理するビット数が多くなるため、PWM型のD/A変換
部におけるクロックパルスを計数する計数回路の進数が
大きくなり、その分変換速度が遅くなる。これを避ける
には、クロックパルスの周波数を高くすればよいが、消
費電力が増し、バッテリー駆動には好ましくない。ま
た、クロックパルスの周波数が高いと、スイッチングノ
イズの増加や、実装時での不要輻射が発生し、D/A変換
器としての性能が劣化することになる。

そこで、性能を劣化させることなく、AM型のD/A変換
部で処理するビット数を減少させて、分圧回路の縮小が
図れるD/A変換器が特願昭61-23624号に提案されてい
る。第４図にそのブロック図を示す。

第４図に於いて、（１）は第１のD/A変換回路で、入力されたＮ（＝Ｍ
＋Ｋ＋Ｊ）ビットのデジタルデータのうち上位ビットの
デジタルデータをデコーダするデコーダ（11）と、2^M個
の抵抗Ｒで構成されてその両端にかかる電位の電位差を
分圧する分圧回路（12）と、前記デコーダ（11）の出力
に応じて前記分圧回路（12）から近接２電位V₁,V₂を選
択して取り出すスイッチング回路（13）とからなる。
（２）は第２のD/A変換回路で、クロックパルスを発生
するクロックパルス発生部（21）と、該クロックパルス
発生部（21）からのクロックパルスを計数する2^K進の計
数回路（22）と、Ｎビットのうち中位Ｋビットのデータ
と前記計数回路（22）からの出力を入力とし、Ｋビット
のデータに応じたパルス幅をもつパルス信号を出力する
パルス形成回路（23）と、インバータ（24a）と相補的
に作用する２つのスイッチングトランジスタ（24b）（2
4c）で構成されて前記パルス信号に応じて、前記第１の
D/A変換回路（１）から出力される近接２電位V₁,V₂のう
ち一方を選択して合成する選択合成回路（24）と、ロー
パスフィルタ（25）とからなる。（３）は第３のD/A変
換回路としてのレベルシフト回路であり、第１基準電位
Vref1と前記分圧回路（12）の一端との間、第２基準電
位Vref2と前記分圧回路（12）の他端との間に設けられ
ている。このレベルシフト回路（３）にはＮビットのう
ち下位Ｊビットのデータが入力されており、このデータ
に応じて、前記分圧回路（12）の両端にかかる電位を、
その電位差を保ったまま変化させる。

以下にＮ＝16とし、その入力データa₁₅,a₁₄…,a₀のう
ち第１のD/A変換回路（１）へ上位のa₁₅,a₁₄,…a₈の８
ビット（Ｍ＝８）第２のD/A変換回路（２）へ中位のa₇,
a₆,a₅,a₄の４ビット（Ｋ＝４）、第３のD/A変換回路
（３）へ下位のa₃,a₂,a₁,a₀の４ビット（Ｊ＝４）を与
えるように構成した場合について説明する。

第１のD/A変換回路（１）では、分圧回路（12）によ
り一端Ａと他端Ｂ間の電圧を抵抗Ｒにより1/256に分割
し、入力されたＭ＝８ビットのデータa₁₅〜a₈をデコー
ダ（11）でデコードした結果に基いて、前記分割された
出力のうち近接２電位をスイッチング回路（13）にて選
択してV₁及びV₂として出力している。

また、第３のD/A変換回路であるレベルシフト回路
（３）は、第１のD/A変換回路（１）の分圧回路（12）
で分割された電圧を更に1/256に分割した大きさの電
圧、即ち、最小ビットに対応する電圧e_Mを作成し、入力
された下位Ｊ＝４ビットのデータa₃〜a₀に応じて分圧回
路（12）の両端の電圧を同一方向に電圧e_Mステップでシ
フトする。従って、第１のD/A変換回路（１）のスイッ
チング回路（13）で選択されて出力される電圧V₁及びV₂
の電圧差は変化せず、電圧レベルが最小ビットに対応す
る電圧e_Mのステップで変化する。

一方、第２のD/A変換回路（２）は、クロック発生部
（21）から出力されるクロックパルスを2^K進の計数回路
（22）で2^K個カウントする間（１変換期間）に、入力さ
れるＫ＝４ビットのデータa₇〜a₄に応じたパルス信号を
パルス形成回路（23）から出力する。即ち、１変換期間
を1/16分割したパルス幅のパルスを、入力されたデータ
a₇〜a₄で表わされる個数だけ出力する。

このようにして出力されたパルス信号C₀は、選択合成
回路（24）へ入力される。選択合成回路（24）は、パル
ス信号が直接そのゲートに与えられるスイッチングトラ
ンジスタ（24b）と、パルス信号が与えられるインバー
タ（24a）と、このインバータ（24a）を介してパルス信
号がそのゲートに与えられるスイッチングトランジスタ
（24c）とからなり、両トランジスタ（24b），（24c）
の接続モードをローパスフィルタ（25）に接続してアナ
ログ信号Voutを得ている。パルス形成回路（23）の出力
パルス信号が“1"である間、トランジスタ（24b）がオ
ンして、第１のD/A変換回路（１）から出力されている
第１電位V₁が選択され、パルス信号が“0"である間、ト
ランジスタ（24c）がオンして第２電位V₂が選択され
る。これらの電位は時系列的に合成され、ローパスフィ
ルタ（25）にて高調波成分が除去されて出力される。

（ハ）発明が解決しようとする問題点しかしながら、上述したD/A変換回路に於いて、更に
ビット数を増やそうとした場合、分圧回路のビット数を
増加するとAM型D/A変換回路部の占有面積が増大し、チ
ップサイズが大きくなり、また、PWM型のD/A変換部のビ
ット数を多くすると変換速度の遅延、あるいは、高周波
化による消費電流の増加という問題がある。更に、レベ
ルシフト回路のビット数を増加すると、レベルシフト回
路に於いて、重み付けされた電圧の作成数が多くなるた
めD/A変換回路としての特性が劣化する問題があった。

（ニ）問題点を解決するための手段本発明は、上述した点に鑑みて創作されたものであ
り、Ｎビットのデジタルデータのうち上位Ｍビットをデ
コードするデコーダ、第１の基準電位と第２図の基準電
位との間を2^M個の抵抗により分圧する分圧回路、該分圧
回路から前記デコーダの出力に応じた近接２電位を選択
的に取り出す手段を備えた第１のD/A変換回路と、クロックパルスを発生するクロック発生手段、該クロ
ック発生手段からのクロックパルスを計数する2^K進の計
数回路、前記Ｎビットのうち中位Ｋビットのデジタルデ
ータと前記計数回路の計数出力を入力とし、中位Ｋビッ
トのデジタルデータの内容に応じたパルス信号を出力す
るパルス形成回路、該パルス形成回路のパルス信号に応
じて前記第１のD/A変換回路から出力される近接２電位
を選択し合成する手段を備えた第２のD/A変換回路と、前記計数回路からの計数出力と前記Ｎビットのデジタ
ルデータのうち下位Ｊビットの中の下位Ｑビットを入力
し、該Ｑビットの内容に応じたパルス信号を出力するパ
ルス形成回路、前記第１の基準電位と前記分圧回路の一
端の間及び前記第２の基準電位と前記分圧回路の他端の
間に設けられ、下位Ｊビットの中の上位Ｐビットのデー
タ内容に基いて前記分圧回路で分圧された電位単位の1/
2^(K+P)ステップで前記分圧回路の一端及び他端の電圧を
シフトすると共に前記パルス形成回路のパルス出力で制
御される期間、前記シフトされた電圧より更に1/2^(K+P)
ステップのシフトを行うレベルシフト回路を備えた第３
のD/A変換回路とを具備することにより、従来のD/A変換
器の利点を損うことなくビット数の増加に対応できるD/
A変換器を提供するものである。

（ホ）作用上述の手段によれば、Ｎビットのデジタルデータのう
ち下位Ｊビットの中の更に上位Ｐビットのデータが第３
のD/A変換回路に印加され、該Ｊビット中のＰビットの
データに応じて、第１のD/A変換回路における分圧回路
の両端にかかる電圧を、その電位差を一定のまま、分圧
回路で分圧された電圧の1/2^(K+P)ステップ単位で変化さ
せる。更に、第３のD/A変換回路は、第２のD/A変換回路
の変換周期の整数分の一を周期とする期間を1/2^Qに分割
したパルスを、入力されたＪビットの中の下位Ｑビット
のデータが表わす数だけ出力し、そのパルスが出力され
た期間、レベルシフトされた分圧回路の両端の電圧を更
に、1/2^(K+P)のステップの電圧だけシフトさせることに
より、第１のD/A変換回路の出力電圧に最小位ビットの
重み付けをパルス幅変調で付加するものである。これに
より、第３のD/A変換回路のレベルシフト回路にパルス
幅変調分、ビット数を増加することができる。

（ヘ）実施例第１図は、本発明の実施例を示すブロック図であり、
第４図に示された従来の回路と同一部分については同一
図番を付し、説明を略す。

本発明の特徴である第３のD/A変換回路（４）は、第
１の基準電位Vref1と第１のD/A変換回路（１）の分圧回
路（12）の一端Ａとの間、及び、第２の基準電位Vref2
と分圧回路（12）の他端Ｂとの間に各々設けられ、Ｎビ
ットのうちの下位Ｊビットの更に上位Ｐビットが印加さ
れたレベルシフト回路（41）と、第２のD/A変換回路
（２）の計数回路（22）の計数出力とＪビットの中の下
位Ｑビットが印加され、該Ｑビットの内容に応じたパル
ス幅のパルスをレベルシフト回路（41）に印加する第２
のパルス形成回路（42）とから構成されている。

以下にＮ＝18とし、その入力データa₁₇,a₁₆,a₁₅…,a₀
のうち第１のD/A変換回路（１）へ上位のa₁₇,a₁₆,…,a
₁₀の８ビット（Ｍ＝８）、第２のD/A変換回路（２）へ
中位のa₉,a₈,a₇,a₆の４ビット（Ｋ＝４）、第３のD/A変
換回路（４）へ下位のa₅,a₄…a₀の６ビット（Ｊ＝６）
を与えるように構成した場合について説明する。

第２図は、第３のD/A変換回路（４）の具体的回路構
成である。第１のD/A変換回路（１）の分圧回路（12）
の一端Ａと第１の基準電位Vref1に設けられたレベルシ
フト回路（41）は、抵抗R₁,R₂,R₃,R₄,R₅が直列接続さ
れ、更に、各々の抵抗R₁,R₂,R₃,R₄,R₅に各々抵抗R₁₁,R
₁₂,R₁₃,R₁₄,R₁₅とスイッチングトランジスタT₁,T₂,T₃,T
₄,T₅の直列回路が並列接続されている。同様に、分圧回
路（12）の他端Ｂと第２の基準電位Vref2に設けられた
レベルシフト回路（41）は、抵抗R₆,R₇,R₈,R₉,R₁₀が直
列接続され、更に、各々の抵抗R₆,R₇,R₈,R₉,R₁₀に各々
抵抗R₁₆,R₁₇,R₁₈,R₁₉,R₂₀とスイッチングトランジスタT
₆,T₇,T₈,T₉,T₁₀の直列回路が並列接続されている。そし
て、Ｊ＝６ビットのうちの上位４ビット（Ｐ＝４）の
a₅,a₄,a₃,a₂の各々は、スイッチングトランジスタT₁,
T₂,T₃,T₄の各々のゲートに直接印加され、スイッチング
トランジスタT₆,T₇,T₈,T₉の各々のゲートにはインバー
タ（43）を介して印加される。一方、スイッチングトラ
ンジスタT₅のゲートには第２のパルス形成回路（42）の
パルス出力C₁が印加され、スイッチングトランジスタT
₁₀のゲートには、パルス出力C₁がインバータ（44）を介
して印加されている。

ここで、抵抗R₁〜R₂₀及び分圧回路の抵抗Ｒの抵抗値
を各々符号どおりとすると、各抵抗値は次の関係式を成
立するように定められている。

R₁〜R₁₀＝Ｒ R₁₁＝R₁₅＝R₁₆＝R₂₀＝255×Ｒ（2^K+J−１）×R R₁₂＝R₁₇＝127×Ｒ（2^K+J-1−１）×R R₁₃＝R₁₈＝63×Ｒ（2^K+J-2−１）×R R₁₄＝R₁₉＝31×Ｒ（2^K+J-3−１）×R 分圧回路（12）の一端ＡとVref1との間の抵抗値を
R_A，他端ＢとVref2との間の抵抗値をR_Bとすると、スイ
ッチングトランジスタT₁又はT₆がオンした場合には、R_A
又はR_BはR/256だけ小さくなる。

同様にT₂又はT₇がオンした場合、R_A又はR_Bは、R/128 T₃又はT₈がオンした場合、R_A又はR_Bは、R/64 T₄又はT₉がオンした場合、R_A又はR_BはR/32 だけ各々小さくなる。

また、スイッチングトランジスタT₁〜T₄とT₆〜T₉は、
インバータ（43）によって相補的にオン及びオフするの
で、抵抗値R_Aが増加すればそれと同じ値だけ抵抗値R_Bが
減少し、逆に抵抗値R_Aが減少すれば同じ値だけ抵抗値R_B
が増加する。電圧で考えれば、点Ａと点Ｂ間の電圧差は
変化せず電圧レベルだけが変化する。更に、抵抗値R_A及
びR_Bは、a₅,a₄,a₃,a₂の値に応じて、０、R/256、2R/256
…15R/256と変化する。即ち、電圧で考えれば、分圧回
路（12）の抵抗Ｒで分圧された電圧を1/256にした電圧
幅で16階調（４ビット分）に、点Ａ及び点Ｂの電圧をシ
フトできる。従って、点Ａ及び点Ｂの電圧変化は、a₅,a
₄,a₃,a₂の重みに対応した電圧となる。

一方、スイッチングトランジスタT₅又はT₁₀がオンす
ると抵抗値R_A及びR_Bは、前述のスイッチングトランジス
タT₁又はT₆の場合と同様に、R/256だけ減少する。ま
た、スイッチングトランジスタT₅とT₁₀もインバータ（4
4）により相補的にオン及びオフするため、点Ａと点Ｂ
間の電位差は変化せず電圧レベルだけが、分圧回路（1
2）で分圧された電圧の1/256の幅で変化する。即ち、こ
れはデータa₂の重み付けの電圧に対応している。従っ
て、スイッチングトランジスタT₅及びT₁₀をパルス幅変
調されたパルス出力C₁で制御することにより、データa₂
より下位のデータをD/A変換することになる。

第２のパルス形成回路（42）は、第２のD/A変換回路
（２）の計数回路（22）の初段及び２段目の計数出力
Q₁,Q₂と、データの下位Ｊ＝６ビットのうちの更に下位
２ビット（Ｑ＝２）のa₁,a₀を入力し、a₁,a₀の値に応じ
た個数のパルスを一定周期で出力するものであり、AND
ゲート（45）（46）（47）及びORゲート（48）（49）で
構成されている。

第３図は、第２のパルス形成回路（42）の動作を示す
タイミング図であり、a₁,a₀で表わされる値が「０」、
「１」、「２」、「３」の各々の場合のパルス出力C₁を
示している。第３図に示される如く、一定期間ｔの期間
内に、t/4のパルス幅のパルスが、a₁,a₀で表わされる数
だけ出力される。また、期間ｔは、計数回路（22）の出
力Q₁及びQ₂を使用しているため、第２のD/A変換回路
（２）の一変換周期の整数分の一となっている。本実施
例では、第２のD/A変換回路（２）の第１のパルス形成
回路（23）が４ビットのPWMを行うために計数回路（2
2）の出力Q₁,Q₂,Q₃,Q₄を使用しているので、第２のパル
ス形成回路（42）の期間ｔは、第２のD/A変換回路
（２）の変換周期の1/4となっている。もちろん、第２
のパルス形成回路（42）が計数出力Q₃及びQ₄を使用すれ
ば、第２のD/A変換回路（２）の変換周期と期間ｔが等
しくなることは明らかである。

従って、第２のパルス形成回路（42）のパルス出力C₁
によってスイッチングトランジスタT₅及びT₁₀を制御す
ることにより、第２のD/A変換回路（２）の変換周期と
対応した周期で、分圧回路（12）の点Ａ及び点Ｂの電圧
レベルが、ビットa₁とa₀のデータに基いた期間、分圧回
路（12）で分圧された電圧の1/256の電圧幅で上方にシ
フトする。これにより、第１のD/A変換回路（１）にお
いて、８ビットの電圧a₁₇〜a₁₀に基いて選択出力された
近接２電圧V₁,V₂には、下位６ビットのうちの上位４ビ
ットa₅〜a₂のデータに相当する電圧のシフトと、下位２
ビットのa₁,a₂のデータに対応してパルス幅変調された
電圧が発生する。

このように、ビット数が増加した場合に、レベルシフ
ト回路（41）を増加したビット数でパルス幅変調するこ
とにより、第１のD/A変換回路（１）の分圧回路（12）
の抵抗Ｒを増すこともなく、また、第２のD/A変換回路
（２）の計数回路（22）の出力を使用することにより、
第２のパルス形成回路（42）の構成が簡単となり、クロ
ックパルスも高周波化する必要もなくなる。特に、レベ
ルシフト回路（41）の変換周期を第２のD/A変換回路
（２）の変換周期で等しくすることにより、低消費電力
とスイッチングノイズ及び不要輻射の防止を図ることが
できる。

（ト）発明の効果上述の如く本発明によれば、従来のAM型D/A変換回路
とPWM型D/A変換回路とを組み合わせたD/A変換回路にお
いて、各々の特徴を損うことなく、変換されるデータの
ビット数を増加することが可能となり、より高精度で高
性能なD/A変換回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示された第３のD/A変換回路の具体的回路図、第
３図は第２図に示されたパルス形成回路のタイミング
図、第４図は、従来例を示すブロック図である。（１）……第１のD/A変換回路、（２）……第２図のD/A
変換回路、（４）……第３のD/A変換回路、（41）……
レベルシフト回路、（42）……第２のパルス形成回路。

フロントページの続き (56)参考文献特開昭62−181529（ＪＰ，Ａ) 特開昭57−23321（ＪＰ，Ａ) 実開昭62−135237（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】Ｎ（＝Ｍ＋Ｋ＋Ｊ）ビットのデジタルデー
タに対応するアナログ信号を出力するD/A変換器におい
て、Ｎビットのデジタルデータのうち上位Ｍビットをデコー
ドするデコーダ、第１の基準電位と第２の基準電位との
間を2^M個の抵抗により分圧する分圧回路、該分圧回路か
ら前記デコーダの出力に応じた近接２電位を選択的に取
り出す手段を備えた第１のD/A変換回路と、クロックパルスを発生するクロック発生手段、該クロッ
ク発生手段からのクロックパルスを計数する2^K進の計数
回路、前記Ｎビットのうち中位Ｋビットのデジタルデー
タと前記計数回路の計数出力を入力とし、中位Ｋビット
のデジタルデータの内容に応じたパルス信号を出力する
第１のパルス形成回路、該第１のパルス形成回路のパル
ス信号に応じて前記第１のD/A変換回路から出力される
近接２電位を選択し合成する手段を備えた第２のD/A変
換回路と、前記計数回路からの計数出力と前記Ｎビットのデジタル
データのうち下位Ｊビットの中の下位Ｑビットを入力
し、Ｑビットの内容に応じたパルス信号を出力する第２
のパルス形成回路、前記第１の基準電位と前記分圧回路
の一端の間及び前記第２の基準電位と前記分圧回路の他
端の間に設けられ、下位Ｊビットの中の上位Ｐビットの
データの内容に基いて前記分圧回路で分圧される電圧単
位の1/2^(K+Q)ステップで前記分圧回路の一端及び他端の
電圧をシフトすると共に前記第２のパルス形成回路のパ
ルス出力で制御される期間、前記シフトされた電圧より
更に1/2^(K+Q)ステップのシフトを行うレベルシフト回路
を備えた第３のD/A変換回路とを具備することを特徴と
したD/A変換器。