JPH0447849B2 - - Google Patents
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- JPH0447849B2 JPH0447849B2 JP59017341A JP1734184A JPH0447849B2 JP H0447849 B2 JPH0447849 B2 JP H0447849B2 JP 59017341 A JP59017341 A JP 59017341A JP 1734184 A JP1734184 A JP 1734184A JP H0447849 B2 JPH0447849 B2 JP H0447849B2
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- Japan
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- circuit
- bits
- bit
- multiplicand
- partial products
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
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Description
１ 発明の属する技術分野
本発明は集積回路化に適した乗算回路に関し、
特にBoothのアルゴリズムを用いた高速乗算回路
に関する。 ２ 従来技術の説明 一般に被乗数Ｘ、乗数Ｙの積Ｐは以下の式で定
義される。 Ｘ＝15 〓i=0 xi・2i (1) Ｙ＝15 〓j=0 yj・2j (2) Ｐ＝XY＝15 〓i=0 xi・2i・15 〓j=0 yj・2j＝15 〓ij xi・yj・2i+j (3) なお上式は16ビツト×16ビツトの例である。 通常、ｎ×ｎビツトの並列乗算をハードウエア
で構成するためには、n2（16ビツトの場合256）個
の単位回路（部分積を生成するためのANDゲー
トとこれを加算する全加算器）を要する。更に、
キヤリーセイブ方式を採用しても、キヤリーの最
長伝搬通路（クリテイカルパス）は2n（16ビツト
では32）段となり、演算の高速化は望めない。 これに対して、Boothのアルゴリズムを用いた
乗算回路（例えば、特公昭57−1014号公報）で
は、乗数を３ビツトづつの連続するグループ（う
ち１ビツトは前後のグループにオーバーラツプさ
れる）に分類して、３ビツト単位にそのビツトパ
ターンをデコードし、デコード結果に応じて、被
乗数Ｘに対して±2X，±Ｘ，０のいづれかの部分
積を生成し、生成された部分積の総和を算出する
ことで積Ｐが導出される。Boothのアルゴリズム
の特徴は、部分積中に負数の表現（2′s
complenent：２の補数）を導入することで、部
分積の段数が減り、さらに乗算に際し符号ビツト
の補正が不要なことであり、これは一般に周知で
ある。なお、上記±2X，±Ｘ，０の部分積生成は
シフトレジスタにより可能である。 しかしながら、高度なデイジタル演算や複雑な
計算では長いビツト長のデータ同志を乗算する必
要があり、とくに16ビツトや32ビツト等の高性能
マイクロプロセツサではさらに高速かつ高精度の
演算が要求されることが予測される。これに対処
するには、デコード参照すべき乗数のビツト数を
増し、例えば３ビツトではなく４ビツト以上のグ
ループでデコードすることが考えられる。しか
し、この場合、３次のBoothになると４ビツトの
デコード結果に応じて、被乗数Ｘに対して±4X，
±3X，±2X，±Ｘ，０に相当する部分積を生成す
る必要がある。表１に４ビツトデコードにおける
部分積を示す。（なおy3i-2乃至y3i+1はデコードさ
れるべき乗数の４ビツトパターン、Ppは部分積）
特にBoothのアルゴリズムを用いた高速乗算回路
に関する。 ２ 従来技術の説明 一般に被乗数Ｘ、乗数Ｙの積Ｐは以下の式で定
義される。 Ｘ＝15 〓i=0 xi・2i (1) Ｙ＝15 〓j=0 yj・2j (2) Ｐ＝XY＝15 〓i=0 xi・2i・15 〓j=0 yj・2j＝15 〓ij xi・yj・2i+j (3) なお上式は16ビツト×16ビツトの例である。 通常、ｎ×ｎビツトの並列乗算をハードウエア
で構成するためには、n2（16ビツトの場合256）個
の単位回路（部分積を生成するためのANDゲー
トとこれを加算する全加算器）を要する。更に、
キヤリーセイブ方式を採用しても、キヤリーの最
長伝搬通路（クリテイカルパス）は2n（16ビツト
では32）段となり、演算の高速化は望めない。 これに対して、Boothのアルゴリズムを用いた
乗算回路（例えば、特公昭57−1014号公報）で
は、乗数を３ビツトづつの連続するグループ（う
ち１ビツトは前後のグループにオーバーラツプさ
れる）に分類して、３ビツト単位にそのビツトパ
ターンをデコードし、デコード結果に応じて、被
乗数Ｘに対して±2X，±Ｘ，０のいづれかの部分
積を生成し、生成された部分積の総和を算出する
ことで積Ｐが導出される。Boothのアルゴリズム
の特徴は、部分積中に負数の表現（2′s
complenent：２の補数）を導入することで、部
分積の段数が減り、さらに乗算に際し符号ビツト
の補正が不要なことであり、これは一般に周知で
ある。なお、上記±2X，±Ｘ，０の部分積生成は
シフトレジスタにより可能である。 しかしながら、高度なデイジタル演算や複雑な
計算では長いビツト長のデータ同志を乗算する必
要があり、とくに16ビツトや32ビツト等の高性能
マイクロプロセツサではさらに高速かつ高精度の
演算が要求されることが予測される。これに対処
するには、デコード参照すべき乗数のビツト数を
増し、例えば３ビツトではなく４ビツト以上のグ
ループでデコードすることが考えられる。しか
し、この場合、３次のBoothになると４ビツトの
デコード結果に応じて、被乗数Ｘに対して±4X，
±3X，±2X，±Ｘ，０に相当する部分積を生成す
る必要がある。表１に４ビツトデコードにおける
部分積を示す。（なおy3i-2乃至y3i+1はデコードさ
れるべき乗数の４ビツトパターン、Ppは部分積）
【表】
さて、上記部分積±4X，±3X，±2X，±Ｘ，０
を夫々求めるにおいて、乗数の偶数倍、すなわち
±4Xと±2Xは乗数をシフトレジスタで夫々２ビ
ツトおよび１ビツトシフトさせることによつて容
易に生成することができる。従つて、従来の３ビ
ツトデコードの乗算回路ではシフトレジスタで部
分積の生成が可能であつたが、４ビツトデコード
の場合には乗数Ｘを奇数倍して±3Xの部分積を
生成しなければならず、従来提案されている乗算
器ではこれができないのが現状である。さらに、
これが４次のBoothになると±8X，±7X，……±
Ｘ，０の部分積が必要となり、±Ｘを除く奇数倍
の部分積±7X，±5X，±3Xの生成ができない。ま
た、単に偶数倍の部分積生成と同様に、デコード
結果により奇数倍の部分積が必要なことが判定さ
れた後でこれを生成するとなると、部分積生成の
ための時間が冗らに長くなり演算速度の著しい低
下を来たすので好ましくないし、回路パターンも
非常に複雑化するので得策ではない。 ３ 本発明の目的 本発明はBoothのアルゴリズムを用いた乗算回
路において４ビツト以上のデコードを可能とした
乗算回路を提供することを目的とし、とくに奇数
倍の部分積を用いて高速にて乗算を実行する機能
を有する高速乗算回路を提供することを目的とす
る。 さらに本発明の他の目的は、回路パターンの複
雑化を招くことのない集積回路化に適した乗算回
路を提供することを目的とする。 ４ 本発明の構成 本発明は夫々複数ビツトからなる被乗数Ｘおよ
び乗数Ｙを独立に入力する入力手段と、乗数Ｙに
対してこれを複数ビツトのビツトパターンに分類
し、夫々のビツトパターンをデコードするデコー
ド手段と、被乗数Ｙの奇数倍の部分積を生成する
第１の部分積生成手段と、前記デコード結果に応
じて偶数倍の部分積を生成する第２の部分積生成
手段と、生成された部分積に基いて積XYを発生
する手段とを有する。 とくに、前記第１の部分積生成手段が被乗数Ｘ
の入力手段に結合され、被乗数Ｘの入力に応じて
前記デコード結果とは無関係に奇数倍の部分積を
生成するように構成されていれば、前記デコード
結果に応じて必要な時生成された奇数倍の部分積
を前記積発生手段に供給する手段を設ける必要が
ある。この供給手段としては例えばデコード結果
に応答する選択回路でよい。選択回路はデコーデ
イングの結果奇数倍の部分積が必要であると判断
された場合には被乗数Ｘを第２の部分積生成手段
に供給せず、用意されている奇数倍の部分積を積
発生手段に供給するようなデータ選択機能を有す
るものであればよい。なお、デコーデイングの結
果奇数倍の部分積が不要であると判断された場合
には、前記第１の部分積生成手段の出力を選択せ
ずに、被乗数Ｘを第２の部分積生成手段に供給す
るようにすればよい。 ５ 本発明の効果 本発明によれば、偶数倍の部分積を生成する手
段と奇数倍の部分積を生成する手段とを夫々独立
に設けており、とくに奇数倍の部分積はデコーデ
イングの結果に依らずに予め生成し（たとえば必
要とされる奇数倍のデータを予めROM等の一部
にテーブル形成で用意しておいて、必要なときこ
れを取り出すようにしてもよい）、これを使うか
否かの決定をデコード結果で行なうように制御さ
れている。したがつて、±3Xのような奇数倍の部
分積が必要な乗算アルゴリズムを高速に実行する
ことができる。さらに、奇数倍データを生成する
第１の生成手段を被乗数Ｘの入力部に接続し、Ｘ
の入力に応じて奇数倍データの生成を予め行な
い、これを使うか否かの決定をデコーデイングの
結果で行なうようにすることによつて、ソフトウ
エアの力を借りることなく、ハードウエア回路で
乗算演算が実行できるので、非常に高速の乗算器
が得られる。これに加えて、かかる乗算器は±
3X，±5X等の奇数倍データを要する乗算アルゴ
リズムに対して有効であるとともに、上記のよう
な奇数倍データを必要としない乗算アルゴリズム
（たとえば前述した３ビツトデコードのBoothの
アルゴリズム）に対しても特別の操作をせずに同
一の回路を用いてこれを高速に実行できるので有
効である。 ６ 実施例の説明 以下に図面を参照して本発明の一実施例につい
て説明する。 まず、本発明の原理を以下に説明する。 一般に16ビツトの符号なし数値データ（被乗数
Ｘ，乗数Ｙ）の積Ｐ（＝XY）は前述した式(1)乃
至(3)で定義される。クリテイカルパスを短縮し、
演算速度を上げる方法として、前に示したように
乗数Ｙを複数ビツト（ｍビツト）づつのグループ
にわけて、夫々に対応して部分積を算出する方式
が有効である。 今、ｍ＝２を考えると、部分積の値は乗数２ビ
ツトの値によつて０，Ｘ，2X，3Xの値をとり、
ｍ＝３では０，Ｘ，2X，4X，5X，6X，7Xとな
る。2X，4X，8Xなどは被乗数Ｘのシフトで用意
に生成できるが、3X，5X，7X（6Xは3Xのシフ
トとして）の生成は困難である。このようにｍの
値を大きくすると部分積の数は減少するが、被乗
数の生成回路が複雑化する傾向にある。更にこの
傾向はLSIの実現上レイアウトの規則性を乱すこ
とになる。 そこで部分積の中で負数の表現（擬似的に２の
補数）をとり扱うと、ｍ＝２では０，±Ｘ，±2X、
ｍ＝３では０，±Ｘ，±2X，±3X，±4Xと被乗数生
成の種類を減すことが可能となる。（２の補数で
はマイナスは各ビツトの反転をとり、LSBに１
を加えるだけで大きなハードウエアにならない）。 次に、乗算回路のハードウエアの中で支配的な
全加算器の数についてそれぞれの例について検討
する。乗数をそのまま桁（ビツト）ごとに被乗数
との間で掛け算（２進表示ではAND論理をとる）
して部分積を出し、この部分積を加算回路で足し
合せる方式では、最初のLSBの桁（ビツト）を
除き各桁の部分積ごとに加算回路（全加算器と半
加算器だが通常は設計容易化のため全て全加算器
のアレーとする）を要する。よつて、16×16ビツ
トの乗算では16×（16−１）＝240個の全加算器を
要する。更に、キヤリーセイブ方式を採用すると
最終段にキヤリー足し込み用の加算器を要するの
で、16×｛（16−１）＋１｝＝256個となる。一方、
乗数の２ビツトごと（ｍ＝２）に部分積を求める
と部分積の値は０，1X，2X，3Xであるから、最
大数3X＞Ｘ・22を考慮すると部分積の数は18×
（16／２−１）個となる。更に、3Xを2X＋Ｘで生成 すれば、16ビツトの加算器を要するので18×（16／２ −１）＋16＝142個、キヤリーセイブ方式では更に
18×｛（16／２−１）＋１｝＋16＝164個となる。 また部分積の中で負数の表現を考えると部分積
の値は、０，±Ｘ，±2Xで、乗数に疑似的に符号
ビツトを付加するので16×17ビツトとなり部分積
の最大値2X（Ｘ・2′）より17（−Ｘ・2′）×（17／２
｜ 整数−１）＋32＝168個が加算器の総数である。こ
こで、32は最終段のCLAである。同様に乗数の
３ビツトごとの部分積（ｍ＝３）を求める方式と
４ビツトごと（ｍ＝４）について試算をした結果
を表２に示す。
を夫々求めるにおいて、乗数の偶数倍、すなわち
±4Xと±2Xは乗数をシフトレジスタで夫々２ビ
ツトおよび１ビツトシフトさせることによつて容
易に生成することができる。従つて、従来の３ビ
ツトデコードの乗算回路ではシフトレジスタで部
分積の生成が可能であつたが、４ビツトデコード
の場合には乗数Ｘを奇数倍して±3Xの部分積を
生成しなければならず、従来提案されている乗算
器ではこれができないのが現状である。さらに、
これが４次のBoothになると±8X，±7X，……±
Ｘ，０の部分積が必要となり、±Ｘを除く奇数倍
の部分積±7X，±5X，±3Xの生成ができない。ま
た、単に偶数倍の部分積生成と同様に、デコード
結果により奇数倍の部分積が必要なことが判定さ
れた後でこれを生成するとなると、部分積生成の
ための時間が冗らに長くなり演算速度の著しい低
下を来たすので好ましくないし、回路パターンも
非常に複雑化するので得策ではない。 ３ 本発明の目的 本発明はBoothのアルゴリズムを用いた乗算回
路において４ビツト以上のデコードを可能とした
乗算回路を提供することを目的とし、とくに奇数
倍の部分積を用いて高速にて乗算を実行する機能
を有する高速乗算回路を提供することを目的とす
る。 さらに本発明の他の目的は、回路パターンの複
雑化を招くことのない集積回路化に適した乗算回
路を提供することを目的とする。 ４ 本発明の構成 本発明は夫々複数ビツトからなる被乗数Ｘおよ
び乗数Ｙを独立に入力する入力手段と、乗数Ｙに
対してこれを複数ビツトのビツトパターンに分類
し、夫々のビツトパターンをデコードするデコー
ド手段と、被乗数Ｙの奇数倍の部分積を生成する
第１の部分積生成手段と、前記デコード結果に応
じて偶数倍の部分積を生成する第２の部分積生成
手段と、生成された部分積に基いて積XYを発生
する手段とを有する。 とくに、前記第１の部分積生成手段が被乗数Ｘ
の入力手段に結合され、被乗数Ｘの入力に応じて
前記デコード結果とは無関係に奇数倍の部分積を
生成するように構成されていれば、前記デコード
結果に応じて必要な時生成された奇数倍の部分積
を前記積発生手段に供給する手段を設ける必要が
ある。この供給手段としては例えばデコード結果
に応答する選択回路でよい。選択回路はデコーデ
イングの結果奇数倍の部分積が必要であると判断
された場合には被乗数Ｘを第２の部分積生成手段
に供給せず、用意されている奇数倍の部分積を積
発生手段に供給するようなデータ選択機能を有す
るものであればよい。なお、デコーデイングの結
果奇数倍の部分積が不要であると判断された場合
には、前記第１の部分積生成手段の出力を選択せ
ずに、被乗数Ｘを第２の部分積生成手段に供給す
るようにすればよい。 ５ 本発明の効果 本発明によれば、偶数倍の部分積を生成する手
段と奇数倍の部分積を生成する手段とを夫々独立
に設けており、とくに奇数倍の部分積はデコーデ
イングの結果に依らずに予め生成し（たとえば必
要とされる奇数倍のデータを予めROM等の一部
にテーブル形成で用意しておいて、必要なときこ
れを取り出すようにしてもよい）、これを使うか
否かの決定をデコード結果で行なうように制御さ
れている。したがつて、±3Xのような奇数倍の部
分積が必要な乗算アルゴリズムを高速に実行する
ことができる。さらに、奇数倍データを生成する
第１の生成手段を被乗数Ｘの入力部に接続し、Ｘ
の入力に応じて奇数倍データの生成を予め行な
い、これを使うか否かの決定をデコーデイングの
結果で行なうようにすることによつて、ソフトウ
エアの力を借りることなく、ハードウエア回路で
乗算演算が実行できるので、非常に高速の乗算器
が得られる。これに加えて、かかる乗算器は±
3X，±5X等の奇数倍データを要する乗算アルゴ
リズムに対して有効であるとともに、上記のよう
な奇数倍データを必要としない乗算アルゴリズム
（たとえば前述した３ビツトデコードのBoothの
アルゴリズム）に対しても特別の操作をせずに同
一の回路を用いてこれを高速に実行できるので有
効である。 ６ 実施例の説明 以下に図面を参照して本発明の一実施例につい
て説明する。 まず、本発明の原理を以下に説明する。 一般に16ビツトの符号なし数値データ（被乗数
Ｘ，乗数Ｙ）の積Ｐ（＝XY）は前述した式(1)乃
至(3)で定義される。クリテイカルパスを短縮し、
演算速度を上げる方法として、前に示したように
乗数Ｙを複数ビツト（ｍビツト）づつのグループ
にわけて、夫々に対応して部分積を算出する方式
が有効である。 今、ｍ＝２を考えると、部分積の値は乗数２ビ
ツトの値によつて０，Ｘ，2X，3Xの値をとり、
ｍ＝３では０，Ｘ，2X，4X，5X，6X，7Xとな
る。2X，4X，8Xなどは被乗数Ｘのシフトで用意
に生成できるが、3X，5X，7X（6Xは3Xのシフ
トとして）の生成は困難である。このようにｍの
値を大きくすると部分積の数は減少するが、被乗
数の生成回路が複雑化する傾向にある。更にこの
傾向はLSIの実現上レイアウトの規則性を乱すこ
とになる。 そこで部分積の中で負数の表現（擬似的に２の
補数）をとり扱うと、ｍ＝２では０，±Ｘ，±2X、
ｍ＝３では０，±Ｘ，±2X，±3X，±4Xと被乗数生
成の種類を減すことが可能となる。（２の補数で
はマイナスは各ビツトの反転をとり、LSBに１
を加えるだけで大きなハードウエアにならない）。 次に、乗算回路のハードウエアの中で支配的な
全加算器の数についてそれぞれの例について検討
する。乗数をそのまま桁（ビツト）ごとに被乗数
との間で掛け算（２進表示ではAND論理をとる）
して部分積を出し、この部分積を加算回路で足し
合せる方式では、最初のLSBの桁（ビツト）を
除き各桁の部分積ごとに加算回路（全加算器と半
加算器だが通常は設計容易化のため全て全加算器
のアレーとする）を要する。よつて、16×16ビツ
トの乗算では16×（16−１）＝240個の全加算器を
要する。更に、キヤリーセイブ方式を採用すると
最終段にキヤリー足し込み用の加算器を要するの
で、16×｛（16−１）＋１｝＝256個となる。一方、
乗数の２ビツトごと（ｍ＝２）に部分積を求める
と部分積の値は０，1X，2X，3Xであるから、最
大数3X＞Ｘ・22を考慮すると部分積の数は18×
（16／２−１）個となる。更に、3Xを2X＋Ｘで生成 すれば、16ビツトの加算器を要するので18×（16／２ −１）＋16＝142個、キヤリーセイブ方式では更に
18×｛（16／２−１）＋１｝＋16＝164個となる。 また部分積の中で負数の表現を考えると部分積
の値は、０，±Ｘ，±2Xで、乗数に疑似的に符号
ビツトを付加するので16×17ビツトとなり部分積
の最大値2X（Ｘ・2′）より17（−Ｘ・2′）×（17／２
｜ 整数−１）＋32＝168個が加算器の総数である。こ
こで、32は最終段のCLAである。同様に乗数の
３ビツトごとの部分積（ｍ＝３）を求める方式と
４ビツトごと（ｍ＝４）について試算をした結果
を表２に示す。
【表】
上記の試算は7Xなどの生成法をBX−Ｘとする
か4X＋（2X＋Ｘ）とするかによつて若干異なる
がだいたいの傾向を示している。 以上の結果16×16ビツトの符号なし数値の演算
には乗数２ビツトごとの部分積を生成するのが最
少のハードウエア量（＊印）となりそうである。
また部分積に負数の表現が許されるなら乗数３ビ
ツトごとに部分積を生成する方式が前者にも増し
て少ないハードウエア量（＊＊印）となる。従つ
て、乗数３ビツトごとの部分積生成方式が部分積
に負数の表現が許される場合において有効である
と判断される。しかし、補数の補正のためのハー
ドウエアおよびレイアウトにおける回路パターン
の規則性を十分吟味する必要がある。 ここで、負数の表現として２の補数として扱う
ため(1)，(2)式に疑似的にx16，y16を付加して Ｘ＝x16・216＋15 〓i=0 xi・2i (4) ただしx16＝０ Ｙ＝−y16・216＋15 〓i=0 yi・2i (5) ただしy16＝０ (5)式を更に展開すると Ｙ＝−y16・216＋y15・215±y14・214＋……y2・22＋
y1・21＋y0・20 ＝−22・y16・216-2＋21y15・215-1＋y14・214＋（
2y13−y13）・213＋…… ＝（−4y16＋2y15＋y14＋y13）・214−y13・213＋
…… ＝（−4y16＋2y15＋y14＋y13）・214＋（−4y13＋2
y12＋y11＋y10）・211＋ （−4y4＋2y3＋y2＋y1）・22＋（−4y1＋2y0＋y-1
＋y-2）・2-1 ＝5 〓i=0 （−4y3i+1＋2y3i＋y3i＋y3i-2）・23i-1 (6) ただしy-1＝y-2＝０ ＝5 〓j=0 Bj・23j-1 (7) (6)，(7)式から明らかなようにとなり合う４ビツト
（１ビツトづつオーバーラツプして）の値により
Bjは０，±１±２±３±４のいずれかの値をとる
部分積の最大値４×（Ｘ・２２）は被乗数Ｘの２
ビツト左シフトで求まるので、符号ビツトを拡張
し、更にマイナスは各ビツトを反転しLSBに１
を加えることを加味して被乗数を表現すると、 Ａ＝a18・218＋17 〓i=0 ai・2i＋Ca (8) 従つて積Ｐは部分積の和として求まるので(7)，
(8)式より Ｐ＝｛−a18・218＋17 〓i=0 ai・2i＋Ca｝｛5 〓j=0 Bj・23j-1｝ ＝−a18・218 5 〓j=0 Bj・23j-1＋5 〓j=0 ｛17 〓i=0 ai・2c＋Ca｝Bj・23j-1｝ ＝5 〓j=0 （−Pj・218）・23j-1＋5 〓j=0 Qj・23j-1 (9) (9)式の右項は、Bjの値により被乗数Ａを操作
し23j-1の重み分シフトしたアレー回路で求まる。
左項は符号ビツトを拡張しているのでa18＝x16と
なり、Bjの値により Bj＞０ Pj←x16 Bj＝０ Pj←０ Bj＜０ Pj←16 (10) となる。 このように部分積は、負数になりうる。更に負
数の表現として２の補数表示をもちいるとｊ＝０
〜５までの足し込みにおいて符号ビツトの拡張を
要するので、符号部を２進数の性質を利用して下
記の如く展開する 5 〓j=0 （−Pj・218）・23j-1 ＝−P5・218・214−P4・218・211−P3・218・28−P
2・218・25−P1・218・22−P0・218・2-1 ＝（−233＋5・232＋232）＋（−230＋4・229
＋229）＋…… ＝−233＋5・232＋（232−230）＋4・229＋229
＋…… ＝−233＋5・232＋231＋230＋4・229＋228＋22
7＋3・226＋225＋224 ＋2・223＋222＋221＋1・220＋219＋218＋
0・217＋217（11） （11）式では17×17ビツトの乗算で−１×−１
の乗算を実行しない限り34ビツト目まで符号ビツ
トが拡張されることはなく、(4)，(5)式の条件から
今回の場合乗数被乗数共に正の数であるから最初
の項−2233は無視されてよい。 一方、LSI回路を構成する上で演算速度・素子
数・消費電力も問題であるが、レイアウトにおけ
る規則性を無視できない。(9)式の右項は3Xを2X
＋Ｘとしてはじめに生成しておくことでアレーと
して構成される。左項を（11）式のように展開す
ることで適当な位置に足し込みを行い符号を補正
することで符号ビツトの拡張を要しない。マイナ
スの部分積を生成するときのCaの足し込みは各
段で行うとキヤリーの伝搬時間が長くなるので、
最終のCLA部で加えることが可能である。但し、
被乗数Ｘ＝０のとき本来＋１のキヤリーが伝搬し
てMSB（符号ビツト）まで到達する（Ｘ≠０のと
き途中でキヤリーが止まり符号ビツトに影響しな
い）ため、符号ビツトが異つてくる。そこでＸ＝
０を検出して出力を０にする必要がある。 従つて、主なハードウエアは3Xの生成回路、
16ビツトの加算器、Bjaのデコーダ、ｊ＝０にお
けるセレクター回路、ｊ＝１〜５のセレクターと
して全加算器から成る単位回路のアレー18×５＝
90個、最終段のキヤリー合成用CLA32ビツト加
算器、合計138ケの全加算器と符号の補正回路
（（11）式の如く小さなハードウエアで補正され
る）などによつて、ほとんど規則的なアレー構造
を損なうことなく回路化できる。本構成によれ
ば、演算速度、素子数の制限に加えレイアウトの
規則性を考慮した乗算回路が得られる。 第１図に本発明の一実施例の回路ブロツク図を
示す。図は16ビツトの被乗数Ｘ（x0乃至x15）と16
ビツトの乗数Ｙ（y0乃至y15）の乗算器の例で、Ｐ
型半導体基板にＮチヤンネルMOSIC技術を適用
して構成されたものである。なお、論理は正論理
で記述されている。被乗数Ｘはその入力端に接続
された3X作成回路１に供給されるとともに、次
段のシフト／セレクタ回路２へ供給される。一
方、乗数Ｙは複数ビツトづつ（初段はy0，y1の２
ビツト、以後y1−y4，y4−y7，y7−y10，y10−
y13，y13−y15）にわけてそれぞれ対応するデコー
ダ３に入力される。シフト／セレクタ回路２には
最終段の部分積加算回路４および４′が接続され、
この加算回路４および４′から32ビツトの積（P0
乃至P15、P10乃至P31）が取り出される。3X作成
回路１は被乗数ビツトに対応する16個の単位回路
を有し、シフト機能と加算機能により2X＋Ｘを
実行する。シフト／セレクタ回路２は18ビツト相
当のブロツクをデコーダ３の各出力に対応して有
している。初段のデコーダ（y0，y1）３−１は
4X，2X，０および符号Ｐ，Ｎを指定する信号を
出力する。２段目以降のデコーダ（３−２乃至３
−６）は３−６と同じ回路で構成され、それぞれ
3X，Ｘ，2X，4X，０および符号（Ｐ，Ｎ）を指
定する信号を出力する。初段のデコーダ３−１に
接続されたシフトセレクタ回路２−１はシフト回
路１０とゼロおよび反転制御回路１１を有する。
さらにデコーダ３−１乃至３−６に接続された残
りのシフト／セレクタ回路２−２乃至２−６と同
じ回路で構成され、夫々シフト／セレクト回路１
２、ゼロおよび反転制御回路１３、全加算器１４
を有する。全加算器１４はマイナスの時4X，
2X，Ｘまたは3Xの値を反転してLSBに１を加え
る操作を実行する。また、デコーダ３とシフト／
セレクタ回路２とは（11）式に基づく補正回路を
介して接続される。 本実施例では被乗数Ｘの入力に応答して、3X
が作成され3X作成回路１からＸと3Xとの２つの
データがシフト／セレクタ回路２に供給される。
これらのデータはデコーデイング結果に応じて選
択され処理される。こうして作成された部分積は
最終段の加算器４，４′で加算され32ビツトの積
P0乃至P31が出力される。表３にデコーデイング
結果に基づく操作手順を示す。
か4X＋（2X＋Ｘ）とするかによつて若干異なる
がだいたいの傾向を示している。 以上の結果16×16ビツトの符号なし数値の演算
には乗数２ビツトごとの部分積を生成するのが最
少のハードウエア量（＊印）となりそうである。
また部分積に負数の表現が許されるなら乗数３ビ
ツトごとに部分積を生成する方式が前者にも増し
て少ないハードウエア量（＊＊印）となる。従つ
て、乗数３ビツトごとの部分積生成方式が部分積
に負数の表現が許される場合において有効である
と判断される。しかし、補数の補正のためのハー
ドウエアおよびレイアウトにおける回路パターン
の規則性を十分吟味する必要がある。 ここで、負数の表現として２の補数として扱う
ため(1)，(2)式に疑似的にx16，y16を付加して Ｘ＝x16・216＋15 〓i=0 xi・2i (4) ただしx16＝０ Ｙ＝−y16・216＋15 〓i=0 yi・2i (5) ただしy16＝０ (5)式を更に展開すると Ｙ＝−y16・216＋y15・215±y14・214＋……y2・22＋
y1・21＋y0・20 ＝−22・y16・216-2＋21y15・215-1＋y14・214＋（
2y13−y13）・213＋…… ＝（−4y16＋2y15＋y14＋y13）・214−y13・213＋
…… ＝（−4y16＋2y15＋y14＋y13）・214＋（−4y13＋2
y12＋y11＋y10）・211＋ （−4y4＋2y3＋y2＋y1）・22＋（−4y1＋2y0＋y-1
＋y-2）・2-1 ＝5 〓i=0 （−4y3i+1＋2y3i＋y3i＋y3i-2）・23i-1 (6) ただしy-1＝y-2＝０ ＝5 〓j=0 Bj・23j-1 (7) (6)，(7)式から明らかなようにとなり合う４ビツト
（１ビツトづつオーバーラツプして）の値により
Bjは０，±１±２±３±４のいずれかの値をとる
部分積の最大値４×（Ｘ・２２）は被乗数Ｘの２
ビツト左シフトで求まるので、符号ビツトを拡張
し、更にマイナスは各ビツトを反転しLSBに１
を加えることを加味して被乗数を表現すると、 Ａ＝a18・218＋17 〓i=0 ai・2i＋Ca (8) 従つて積Ｐは部分積の和として求まるので(7)，
(8)式より Ｐ＝｛−a18・218＋17 〓i=0 ai・2i＋Ca｝｛5 〓j=0 Bj・23j-1｝ ＝−a18・218 5 〓j=0 Bj・23j-1＋5 〓j=0 ｛17 〓i=0 ai・2c＋Ca｝Bj・23j-1｝ ＝5 〓j=0 （−Pj・218）・23j-1＋5 〓j=0 Qj・23j-1 (9) (9)式の右項は、Bjの値により被乗数Ａを操作
し23j-1の重み分シフトしたアレー回路で求まる。
左項は符号ビツトを拡張しているのでa18＝x16と
なり、Bjの値により Bj＞０ Pj←x16 Bj＝０ Pj←０ Bj＜０ Pj←16 (10) となる。 このように部分積は、負数になりうる。更に負
数の表現として２の補数表示をもちいるとｊ＝０
〜５までの足し込みにおいて符号ビツトの拡張を
要するので、符号部を２進数の性質を利用して下
記の如く展開する 5 〓j=0 （−Pj・218）・23j-1 ＝−P5・218・214−P4・218・211−P3・218・28−P
2・218・25−P1・218・22−P0・218・2-1 ＝（−233＋5・232＋232）＋（−230＋4・229
＋229）＋…… ＝−233＋5・232＋（232−230）＋4・229＋229
＋…… ＝−233＋5・232＋231＋230＋4・229＋228＋22
7＋3・226＋225＋224 ＋2・223＋222＋221＋1・220＋219＋218＋
0・217＋217（11） （11）式では17×17ビツトの乗算で−１×−１
の乗算を実行しない限り34ビツト目まで符号ビツ
トが拡張されることはなく、(4)，(5)式の条件から
今回の場合乗数被乗数共に正の数であるから最初
の項−2233は無視されてよい。 一方、LSI回路を構成する上で演算速度・素子
数・消費電力も問題であるが、レイアウトにおけ
る規則性を無視できない。(9)式の右項は3Xを2X
＋Ｘとしてはじめに生成しておくことでアレーと
して構成される。左項を（11）式のように展開す
ることで適当な位置に足し込みを行い符号を補正
することで符号ビツトの拡張を要しない。マイナ
スの部分積を生成するときのCaの足し込みは各
段で行うとキヤリーの伝搬時間が長くなるので、
最終のCLA部で加えることが可能である。但し、
被乗数Ｘ＝０のとき本来＋１のキヤリーが伝搬し
てMSB（符号ビツト）まで到達する（Ｘ≠０のと
き途中でキヤリーが止まり符号ビツトに影響しな
い）ため、符号ビツトが異つてくる。そこでＸ＝
０を検出して出力を０にする必要がある。 従つて、主なハードウエアは3Xの生成回路、
16ビツトの加算器、Bjaのデコーダ、ｊ＝０にお
けるセレクター回路、ｊ＝１〜５のセレクターと
して全加算器から成る単位回路のアレー18×５＝
90個、最終段のキヤリー合成用CLA32ビツト加
算器、合計138ケの全加算器と符号の補正回路
（（11）式の如く小さなハードウエアで補正され
る）などによつて、ほとんど規則的なアレー構造
を損なうことなく回路化できる。本構成によれ
ば、演算速度、素子数の制限に加えレイアウトの
規則性を考慮した乗算回路が得られる。 第１図に本発明の一実施例の回路ブロツク図を
示す。図は16ビツトの被乗数Ｘ（x0乃至x15）と16
ビツトの乗数Ｙ（y0乃至y15）の乗算器の例で、Ｐ
型半導体基板にＮチヤンネルMOSIC技術を適用
して構成されたものである。なお、論理は正論理
で記述されている。被乗数Ｘはその入力端に接続
された3X作成回路１に供給されるとともに、次
段のシフト／セレクタ回路２へ供給される。一
方、乗数Ｙは複数ビツトづつ（初段はy0，y1の２
ビツト、以後y1−y4，y4−y7，y7−y10，y10−
y13，y13−y15）にわけてそれぞれ対応するデコー
ダ３に入力される。シフト／セレクタ回路２には
最終段の部分積加算回路４および４′が接続され、
この加算回路４および４′から32ビツトの積（P0
乃至P15、P10乃至P31）が取り出される。3X作成
回路１は被乗数ビツトに対応する16個の単位回路
を有し、シフト機能と加算機能により2X＋Ｘを
実行する。シフト／セレクタ回路２は18ビツト相
当のブロツクをデコーダ３の各出力に対応して有
している。初段のデコーダ（y0，y1）３−１は
4X，2X，０および符号Ｐ，Ｎを指定する信号を
出力する。２段目以降のデコーダ（３−２乃至３
−６）は３−６と同じ回路で構成され、それぞれ
3X，Ｘ，2X，4X，０および符号（Ｐ，Ｎ）を指
定する信号を出力する。初段のデコーダ３−１に
接続されたシフトセレクタ回路２−１はシフト回
路１０とゼロおよび反転制御回路１１を有する。
さらにデコーダ３−１乃至３−６に接続された残
りのシフト／セレクタ回路２−２乃至２−６と同
じ回路で構成され、夫々シフト／セレクト回路１
２、ゼロおよび反転制御回路１３、全加算器１４
を有する。全加算器１４はマイナスの時4X，
2X，Ｘまたは3Xの値を反転してLSBに１を加え
る操作を実行する。また、デコーダ３とシフト／
セレクタ回路２とは（11）式に基づく補正回路を
介して接続される。 本実施例では被乗数Ｘの入力に応答して、3X
が作成され3X作成回路１からＸと3Xとの２つの
データがシフト／セレクタ回路２に供給される。
これらのデータはデコーデイング結果に応じて選
択され処理される。こうして作成された部分積は
最終段の加算器４，４′で加算され32ビツトの積
P0乃至P31が出力される。表３にデコーデイング
結果に基づく操作手順を示す。
【表】
【表】
以上の説明より明らかなように、本実施例によ
れば乗数を４ビツトづつデコードすることがで
き、高速乗算器が提供できる。しかも、奇数倍
（3X）の作成を被乗数の入力と同時に行ない、
3XとＸとの選択をデコード結果で行なつている
ので、少ないハードウエアで容易に乗算演算を実
行できる。なお、3X作成回路のかわりに、3X以
上の奇数倍データが用意されているROM等のテ
ーブルを用いて、デコード結果に応じてこのテー
ブルを参照するようにしてもよい。 さらに表３のプロセスをくり返し行う構成およ
び全てのハードウエアを並列に具備する構成のい
ずれも採用できるが、基本的な構成要素は、乗数
Ｙの任意のグループをデコードした結果に応じて
被乗数Ｘに対して2X，4Xなどを生成するシフタ
手段と、3Xまたは、０，Ｘ，2X，2Xなどのいず
れかの値を選択するセレクタと、これらの値の反
転を操作するインバータと、かくの如くして生成
された部分積をたし合せる加算器、更に乗数グル
ープに対応した重みづけをする回路（並列方式で
は、３ビツトづつMSB側にづらしていく。シー
ケンシヤル方式ではシフタを要する）を具備して
いればよい。 さらに、第１図では部分積の最大値（この例で
は4X）に対応できるようにシフト／セレクタ回
路のビツト数を拡張（18ビツトまで）しているの
で、演算プロセス中で符号ビツトが拡散される。
従つて符号ビツトがオーバーフローするような乗
算器では、オーバーフローしたビツトを一時保持
するための回路が必要であるが、本発明ではこれ
が不要である。とくに、第１図の乗算器の他の特
徴として、 (1) 3Xの生成を全加算器を用いて2X（Ｘを１ビ
ツト分MSB側へシフト）とＸの加算（2X＋
Ｘ）で導出している。 (2) 回路中には、ラツチ、レジスタ手段を含まず
スタテツクな組合せ回路で構成している。 (3) 積P0〜31を導出する最終段32ビツトの加算は
CLA方式ではなく、MOS回路で容易なリツプ
ル・スルー方式（3X回路と同じ）を採用して
いる。 (4) この例では16×16ビツトの絶対値数に適用し
た場合であるので、サインビツトの補正を要さ
ない。被乗数Ｘ＝0000Hであつても同じ処理で
よい。 等が挙げられる。すなわち、本乗算器は少ない素
子数で構成可能で、かつそのクリライカルパス
（最長キヤリー伝搬通路）を短縮することができ
る。
れば乗数を４ビツトづつデコードすることがで
き、高速乗算器が提供できる。しかも、奇数倍
（3X）の作成を被乗数の入力と同時に行ない、
3XとＸとの選択をデコード結果で行なつている
ので、少ないハードウエアで容易に乗算演算を実
行できる。なお、3X作成回路のかわりに、3X以
上の奇数倍データが用意されているROM等のテ
ーブルを用いて、デコード結果に応じてこのテー
ブルを参照するようにしてもよい。 さらに表３のプロセスをくり返し行う構成およ
び全てのハードウエアを並列に具備する構成のい
ずれも採用できるが、基本的な構成要素は、乗数
Ｙの任意のグループをデコードした結果に応じて
被乗数Ｘに対して2X，4Xなどを生成するシフタ
手段と、3Xまたは、０，Ｘ，2X，2Xなどのいず
れかの値を選択するセレクタと、これらの値の反
転を操作するインバータと、かくの如くして生成
された部分積をたし合せる加算器、更に乗数グル
ープに対応した重みづけをする回路（並列方式で
は、３ビツトづつMSB側にづらしていく。シー
ケンシヤル方式ではシフタを要する）を具備して
いればよい。 さらに、第１図では部分積の最大値（この例で
は4X）に対応できるようにシフト／セレクタ回
路のビツト数を拡張（18ビツトまで）しているの
で、演算プロセス中で符号ビツトが拡散される。
従つて符号ビツトがオーバーフローするような乗
算器では、オーバーフローしたビツトを一時保持
するための回路が必要であるが、本発明ではこれ
が不要である。とくに、第１図の乗算器の他の特
徴として、 (1) 3Xの生成を全加算器を用いて2X（Ｘを１ビ
ツト分MSB側へシフト）とＸの加算（2X＋
Ｘ）で導出している。 (2) 回路中には、ラツチ、レジスタ手段を含まず
スタテツクな組合せ回路で構成している。 (3) 積P0〜31を導出する最終段32ビツトの加算は
CLA方式ではなく、MOS回路で容易なリツプ
ル・スルー方式（3X回路と同じ）を採用して
いる。 (4) この例では16×16ビツトの絶対値数に適用し
た場合であるので、サインビツトの補正を要さ
ない。被乗数Ｘ＝0000Hであつても同じ処理で
よい。 等が挙げられる。すなわち、本乗算器は少ない素
子数で構成可能で、かつそのクリライカルパス
（最長キヤリー伝搬通路）を短縮することができ
る。
第１図は本発明の一実施例の回路ブロツク図で
ある。 １……3X生成回路、２……シフト／セレクタ
回路、３……デコーダ、４，４′……最終段の部
分積加算器。
ある。 １……3X生成回路、２……シフト／セレクタ
回路、３……デコーダ、４，４′……最終段の部
分積加算器。
Claims (1)
- １ 複数ビツトからなる被乗数Ｘを受ける第１の
入力手段と、複数ビツトからなる乗数Ｙを受ける
第２の入力手段と、前記第１の入力手段に結合さ
れ前記乗数Ｙにかかわらず前記被乗数Ｘの３倍の
部分積3Xを生成する生成手段と、前記第２の入
力手段に結合され前記乗数Ｙを複数ビツトのビツ
トパターンにわけ各ビツトパターンをそれぞれデ
コードして、各ビツトパターン毎に０，Ｘ，2X，
3X，4X，正および負をそれぞれ指定する第１，
第２，第３，第４，第５，第６および第７のデコ
ード信号を発生するデコード手段と、前記被乗数
Ｘおよび前記生成手段からの前記部分積3Xを受
け、０，±Ｘ，±2X，±3X，±4Xの中から前記デコ
ード手段からの各ビツトパターン毎の前記デコー
ド信号に対応した部分積をそれぞれ生成するシフ
タ／セレクタ回路と、このシフタ／セレクタ回路
で生成された部分積に基いて積XYを出力する手
段とを備えることを特徴とする乗算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017341A JPS60163128A (ja) | 1984-02-02 | 1984-02-02 | 乗算回路 |
| EP85101133A EP0152046A3 (en) | 1984-02-02 | 1985-02-04 | Multiplying circuit |
| US06/697,652 US4718031A (en) | 1984-02-02 | 1985-02-04 | Multiplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017341A JPS60163128A (ja) | 1984-02-02 | 1984-02-02 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60163128A JPS60163128A (ja) | 1985-08-26 |
| JPH0447849B2 true JPH0447849B2 (ja) | 1992-08-05 |
Family
ID=11941351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59017341A Granted JPS60163128A (ja) | 1984-02-02 | 1984-02-02 | 乗算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4718031A (ja) |
| EP (1) | EP0152046A3 (ja) |
| JP (1) | JPS60163128A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745570A (en) * | 1986-05-27 | 1988-05-17 | International Business Machines Corporation | Binary multibit multiplier |
| US4864529A (en) * | 1986-10-09 | 1989-09-05 | North American Philips Corporation | Fast multiplier architecture |
| US4841468A (en) * | 1987-03-20 | 1989-06-20 | Bipolar Integrated Technology, Inc. | High-speed digital multiplier architecture |
| US4887232A (en) * | 1987-05-15 | 1989-12-12 | Digital Equipment Corporation | Apparatus and method for performing a shift operation in a multiplier array circuit |
| JPS6461121A (en) * | 1987-08-31 | 1989-03-08 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JP2585649B2 (ja) * | 1987-11-30 | 1997-02-26 | インデータシステムズ株式会社 | 除算回路 |
| EP0326414B1 (en) * | 1988-01-29 | 1997-08-13 | Texas Instruments Incorporated | High speed multiplier |
| US5115408A (en) * | 1988-01-29 | 1992-05-19 | Texas Instruments Incorporated | High speed multiplier |
| US4972362A (en) * | 1988-06-17 | 1990-11-20 | Bipolar Integrated Technology, Inc. | Method and apparatus for implementing binary multiplication using booth type multiplication |
| US4926371A (en) * | 1988-12-28 | 1990-05-15 | International Business Machines Corporation | Two's complement multiplication with a sign magnitude multiplier |
| US5020017A (en) * | 1989-04-10 | 1991-05-28 | Motorola, Inc. | Method and apparatus for obtaining the quotient of two numbers within one clock cycle |
| JPH04504478A (ja) * | 1989-04-10 | 1992-08-06 | モトローラ・インコーポレーテッド | 整数割り算回路 |
| JPH02300930A (ja) * | 1989-05-16 | 1990-12-13 | Oki Electric Ind Co Ltd | 乗算回路 |
| JPH03167664A (ja) * | 1989-11-28 | 1991-07-19 | Nec Corp | マトリクス演算回路 |
| EP0461902B1 (en) * | 1990-06-14 | 1998-12-23 | Canon Kabushiki Kaisha | Neural network |
| US5771186A (en) * | 1995-06-07 | 1998-06-23 | International Business Machines | System and method for multiplying in a data processing system |
| JP3351672B2 (ja) * | 1995-12-20 | 2002-12-03 | 株式会社東芝 | 加算器 |
| US5841684A (en) * | 1997-01-24 | 1998-11-24 | Vlsi Technology, Inc. | Method and apparatus for computer implemented constant multiplication with multipliers having repeated patterns including shifting of replicas and patterns having at least two digit positions with non-zero values |
| US6877022B1 (en) * | 2001-02-16 | 2005-04-05 | Texas Instruments Incorporated | Booth encoding circuit for a multiplier of a multiply-accumulate module |
| US7315879B2 (en) * | 2001-02-16 | 2008-01-01 | Texas Instruments Incorporated | Multiply-accumulate modules and parallel multipliers and methods of designing multiply-accumulate modules and parallel multipliers |
| JP4170267B2 (ja) * | 2004-07-09 | 2008-10-22 | Ｎｅｃエレクトロニクス株式会社 | 乗算剰余演算器及び情報処理装置 |
| JP4180024B2 (ja) * | 2004-07-09 | 2008-11-12 | Ｎｅｃエレクトロニクス株式会社 | 乗算剰余演算器及び情報処理装置 |
| US9032009B2 (en) * | 2013-03-11 | 2015-05-12 | Freescale Semicondutor, Inc. | Multiplier circuit |
| US11400980B2 (en) | 2020-06-04 | 2022-08-02 | Caterpillar Inc. | Rib-less hoist structure for truck body |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3123707A (en) * | 1960-03-18 | 1964-03-03 | Computing machines | |
| US3508038A (en) * | 1966-08-30 | 1970-04-21 | Ibm | Multiplying apparatus for performing division using successive approximate reciprocals of a divisor |
| US4031377A (en) * | 1975-08-25 | 1977-06-21 | Nippon Gakki Seizo Kabushiki Kaisha | Fast multiplier circuit employing shift circuitry responsive to two binary numbers the sum of which approximately equals the mantissa of the multiplier |
| JPS5578339A (en) * | 1978-12-09 | 1980-06-12 | Casio Comput Co Ltd | Multiplication system |
| JPS57141753A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Multiplication circuit |
| JPS58119045A (ja) * | 1982-01-07 | 1983-07-15 | Hitachi Medical Corp | 高速固定数演算回路 |
| US4547862A (en) * | 1982-01-11 | 1985-10-15 | Trw Inc. | Monolithic fast fourier transform circuit |
-
1984
- 1984-02-02 JP JP59017341A patent/JPS60163128A/ja active Granted
-
1985
- 1985-02-04 EP EP85101133A patent/EP0152046A3/en not_active Withdrawn
- 1985-02-04 US US06/697,652 patent/US4718031A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60163128A (ja) | 1985-08-26 |
| EP0152046A2 (en) | 1985-08-21 |
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