JPH07141148A - パイプライン並列乗算器 - Google Patents
パイプライン並列乗算器Info
- Publication number
- JPH07141148A JPH07141148A JP31118293A JP31118293A JPH07141148A JP H07141148 A JPH07141148 A JP H07141148A JP 31118293 A JP31118293 A JP 31118293A JP 31118293 A JP31118293 A JP 31118293A JP H07141148 A JPH07141148 A JP H07141148A
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- Japan
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- 210000003813 thumb Anatomy 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】
【目的】 キャリーセーブアダ−方式の並列乗算器にパ
イプライン処理を組み合わせ、しかも回路規模を肥大さ
せることなく十分な高速化を図ること。 【構成】 各部分積の加算段の桁上げ信号を次段の加算
器に伝えることにより、自段内での桁上げ信号伝搬を少
なくしたキャリーセーブアダー方式の並列乗算器におい
て、前記乗算器のキャリー又はサムのクリティカルパス
の遅延時間が実質的に等分される位置で加算段を分割
し、分割した前半部と後半部との間に、前半部の中間計
算結果を入力して保持し、保持した出力を後半部の入力
とするラッチレジスタを挿入する。
イプライン処理を組み合わせ、しかも回路規模を肥大さ
せることなく十分な高速化を図ること。 【構成】 各部分積の加算段の桁上げ信号を次段の加算
器に伝えることにより、自段内での桁上げ信号伝搬を少
なくしたキャリーセーブアダー方式の並列乗算器におい
て、前記乗算器のキャリー又はサムのクリティカルパス
の遅延時間が実質的に等分される位置で加算段を分割
し、分割した前半部と後半部との間に、前半部の中間計
算結果を入力して保持し、保持した出力を後半部の入力
とするラッチレジスタを挿入する。
Description
【０００１】
【産業上の利用分野】本発明は、パイプライン方式を用
いたキャリーセーブアダー方式の並列乗算器に関する。
いたキャリーセーブアダー方式の並列乗算器に関する。
【０００２】
【従来の技術】一般に並列乗算回路としては、各乗算単
位回路のキャリーを各段内で横に順番に送っていくリッ
プルキャリー方式と、各乗算単位回路のキャリーを次段
に送っていくことによりリップルキャリー方式を高速化
したキャリーセーブアダー方式（「ＣＭＯＳ超ＬＳＩの
設計」培風館、Ｐ２２４）等が知られている。
位回路のキャリーを各段内で横に順番に送っていくリッ
プルキャリー方式と、各乗算単位回路のキャリーを次段
に送っていくことによりリップルキャリー方式を高速化
したキャリーセーブアダー方式（「ＣＭＯＳ超ＬＳＩの
設計」培風館、Ｐ２２４）等が知られている。
【０００３】図４は該キャリーセーブアダー方式を用い
た８×８ビット長の並列乗算器の一例であって、乗算単
位回路は、ＡＮＤ回路（３００〜３０７、３１０〜３１
７、３２０〜３２７、３３０〜３３７、３４０〜３４
７、３５０〜３５７、３６０〜３６７、３７０〜３７
７）又はＡＮＤ回路と半加算器（ＨＡ）４００、４０
７、４１０、４２０、４３０、４４０、４５０又はＡＮ
Ｄ回路と全加算器（ＦＡ）４０１〜４０６、４１１〜４
１７、４２１〜４２７、４３１〜４３７、４４１〜４４
７、４５１〜４５７よりなる乗算単位回路と、これらの
結果を加算するキャリー先見回路付きのアダー７００と
からなり、乗算数Ｙは各入力端子２００〜２０７に、被
乗算数Ｘは入力端子１００〜１０７に夫々入力され、出
力端子６００〜６１５より乗算結果Ｚが出力される。そ
して、例えばＦＡ４０１のキャリー（桁上げ信号）はＦ
Ａ４１１に入力されている如く、乗算単位回路のキャリ
ーは次段以降で加算されている。
た８×８ビット長の並列乗算器の一例であって、乗算単
位回路は、ＡＮＤ回路（３００〜３０７、３１０〜３１
７、３２０〜３２７、３３０〜３３７、３４０〜３４
７、３５０〜３５７、３６０〜３６７、３７０〜３７
７）又はＡＮＤ回路と半加算器（ＨＡ）４００、４０
７、４１０、４２０、４３０、４４０、４５０又はＡＮ
Ｄ回路と全加算器（ＦＡ）４０１〜４０６、４１１〜４
１７、４２１〜４２７、４３１〜４３７、４４１〜４４
７、４５１〜４５７よりなる乗算単位回路と、これらの
結果を加算するキャリー先見回路付きのアダー７００と
からなり、乗算数Ｙは各入力端子２００〜２０７に、被
乗算数Ｘは入力端子１００〜１０７に夫々入力され、出
力端子６００〜６１５より乗算結果Ｚが出力される。そ
して、例えばＦＡ４０１のキャリー（桁上げ信号）はＦ
Ａ４１１に入力されている如く、乗算単位回路のキャリ
ーは次段以降で加算されている。
【０００４】一方、プロセッサ処理の高速化手段として
は、従来よりパイプライン処理が知られており、並列乗
算器にパイプライン処理を応用したものとしては、例え
ばリップルキャリー方式に応用したものとして特開平４
−２０５５２５号公報に開示されたものがある。
は、従来よりパイプライン処理が知られており、並列乗
算器にパイプライン処理を応用したものとしては、例え
ばリップルキャリー方式に応用したものとして特開平４
−２０５５２５号公報に開示されたものがある。
【０００５】また、特開平４−１００２８号公報には、
乗算等の演算回路を複数の組み合わせ回路の集合体と
し、組み合わせ回路間をラッチ回路で接続したパイプラ
イン回路が開示されている。
乗算等の演算回路を複数の組み合わせ回路の集合体と
し、組み合わせ回路間をラッチ回路で接続したパイプラ
イン回路が開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来技術では、未だ十分な高速化が達成されなかった。す
なわち、特開平４−２０５５２５号公報に開示されたも
のはリップルキャリー方式乗算器の改良であるためキャ
リーセーブアダー方式に比べ、速度向上に限界があっ
た。
来技術では、未だ十分な高速化が達成されなかった。す
なわち、特開平４−２０５５２５号公報に開示されたも
のはリップルキャリー方式乗算器の改良であるためキャ
リーセーブアダー方式に比べ、速度向上に限界があっ
た。
【０００７】また、特開平４−１００２８号公報には、
並列乗算器にパイプライン処理を組み合わせることが記
載されているものの、具体的に開示された乗算回路は例
えば同公報の第２図に見られる如く、ラッチ回路を各乗
算段毎に設けており、回路規模が大きくなる割にはそれ
に見合う高速化が望めなかった。更に、同公報では、ラ
ッチ回路の段数の設定しか開示されておらず、少ない段
数で最大の効率を上げる配置については従来知られては
いなかった。
並列乗算器にパイプライン処理を組み合わせることが記
載されているものの、具体的に開示された乗算回路は例
えば同公報の第２図に見られる如く、ラッチ回路を各乗
算段毎に設けており、回路規模が大きくなる割にはそれ
に見合う高速化が望めなかった。更に、同公報では、ラ
ッチ回路の段数の設定しか開示されておらず、少ない段
数で最大の効率を上げる配置については従来知られては
いなかった。
【０００８】本発明はかかる問題点を解決するものであ
って、その目的は、キャリーセーブアダ−方式の並列乗
算器にパイプライン処理を組み合わせ、しかも回路規模
を肥大させることなく十分な高速化を図ることにある。
って、その目的は、キャリーセーブアダ−方式の並列乗
算器にパイプライン処理を組み合わせ、しかも回路規模
を肥大させることなく十分な高速化を図ることにある。
【０００９】
【課題を解決するための手段】本発明は、各部分積の加
算段の桁上げ信号を次段の加算器に伝えることにより、
自段内での桁上げ信号伝搬を少なくしたキャリーセーブ
アダー方式の並列乗算器において、前記乗算器のキャリ
ー又はサムのクリティカルパスの遅延時間が実質的に等
分される位置で加算段を分割し、分割した前半部と後半
部との間に、前半部の中間計算結果を入力して保持し、
保持した出力を後半部の入力とするラッチレジスタを挿
入したことを特徴とするパイプライン並列乗算器であ
る。
算段の桁上げ信号を次段の加算器に伝えることにより、
自段内での桁上げ信号伝搬を少なくしたキャリーセーブ
アダー方式の並列乗算器において、前記乗算器のキャリ
ー又はサムのクリティカルパスの遅延時間が実質的に等
分される位置で加算段を分割し、分割した前半部と後半
部との間に、前半部の中間計算結果を入力して保持し、
保持した出力を後半部の入力とするラッチレジスタを挿
入したことを特徴とするパイプライン並列乗算器であ
る。
【００１０】
【作用】本発明のパイプライン並列乗算器は、分割され
た各加算段でのクリティカルパス、すなわちキャリー又
はサムが辿る最も長い経路における遅延時間が等分され
ているため、各加算段での並行処理にロスタイムが少な
く、演算が最も効率良くなされる。
た各加算段でのクリティカルパス、すなわちキャリー又
はサムが辿る最も長い経路における遅延時間が等分され
ているため、各加算段での並行処理にロスタイムが少な
く、演算が最も効率良くなされる。
【００１１】
【実施例】以下、本発明の一実施例を図に基づいて説明
する。図１は本発明のキャリーセーブアダー方式の並列
パイプライン乗算器の一例であって、２段のパイプライ
ン方式の演算ビット長８×８の符号無し乗算器の回路図
である。
する。図１は本発明のキャリーセーブアダー方式の並列
パイプライン乗算器の一例であって、２段のパイプライ
ン方式の演算ビット長８×８の符号無し乗算器の回路図
である。
【００１２】図に示す如く、本発明のパイプライン並列
乗算器は、被乗算数Ｘの入力端子１００〜１０７と、乗
算数Ｙの入力端子２００〜２０７と、乗算単位回路であ
るＡＮＤ回路３００〜３０７、３１０〜３１７、３２０
〜３２７、３３０〜３３７、３４０〜３４７、３５０〜
３５７、３６０〜３６７、３７０〜３７７、半加算器
（ＨＡ）４００、４０７、４１０、４２０、４３０、４
４０、４５０、４６０、全加算器（ＦＡ）４０１〜４０
６、４１１〜４１７、４２１〜４２７、４３１〜４３
７、４４１〜４４７、４５１〜４５７、４６１〜４６
７、及びラッチレジスタ５００、乗算結果出力端子６０
０〜６１５とから構成されており、乗算単位回路は前記
したキャリーセーブアダー方式のものと同等のもので良
い。よって、本発明において重要な点は、ラッチレジス
タ５００の配置箇所にある。
乗算器は、被乗算数Ｘの入力端子１００〜１０７と、乗
算数Ｙの入力端子２００〜２０７と、乗算単位回路であ
るＡＮＤ回路３００〜３０７、３１０〜３１７、３２０
〜３２７、３３０〜３３７、３４０〜３４７、３５０〜
３５７、３６０〜３６７、３７０〜３７７、半加算器
（ＨＡ）４００、４０７、４１０、４２０、４３０、４
４０、４５０、４６０、全加算器（ＦＡ）４０１〜４０
６、４１１〜４１７、４２１〜４２７、４３１〜４３
７、４４１〜４４７、４５１〜４５７、４６１〜４６
７、及びラッチレジスタ５００、乗算結果出力端子６０
０〜６１５とから構成されており、乗算単位回路は前記
したキャリーセーブアダー方式のものと同等のもので良
い。よって、本発明において重要な点は、ラッチレジス
タ５００の配置箇所にある。
【００１３】ここで図３に一般的な全加算器の例を示
す。同図の全加算器の場合、サムを出力するロジック
は、キャリーを出力するロジックより複雑であり、各ゲ
ートの遅延時間がほぼ同一であるとするなら、サムはキ
ャリーの倍の遅延時間を要する。よって、キャリーの遅
延時間＝Ｔ、サムの遅延時間＝２Ｔとして、図１の乗算
器のクリティカルパスを辿ると、被乗算数Ｘ７はＦＡ４
０６→ＦＡ４１５→ＦＡ４２４→ＦＡ４３３→ＦＡ４４
２と辿り、全てサム出力のパスであるため、ここまでの
遅延時間は２Ｔ×５＝１０Ｔとなる。また、ここからの
クリィカルパスはＦＡ４５１→ＨＡ４６０→ＦＡ４６１
→ＦＡ４６２→ＦＡ４６３→ＦＡ４６４→ＦＡ４６５→
ＦＡ４６６→ＦＡ４６７→出力端子６１４のパスであ
り、遅延時間は２Ｔ＋Ｔ×７＋２Ｔ＝１１Ｔとなり、Ｆ
Ａ４２２とＦＡ４５１の間で前半部と後半部のクリティ
カルパスの遅延時間がほぼ等しくなっていることがわか
る。
す。同図の全加算器の場合、サムを出力するロジック
は、キャリーを出力するロジックより複雑であり、各ゲ
ートの遅延時間がほぼ同一であるとするなら、サムはキ
ャリーの倍の遅延時間を要する。よって、キャリーの遅
延時間＝Ｔ、サムの遅延時間＝２Ｔとして、図１の乗算
器のクリティカルパスを辿ると、被乗算数Ｘ７はＦＡ４
０６→ＦＡ４１５→ＦＡ４２４→ＦＡ４３３→ＦＡ４４
２と辿り、全てサム出力のパスであるため、ここまでの
遅延時間は２Ｔ×５＝１０Ｔとなる。また、ここからの
クリィカルパスはＦＡ４５１→ＨＡ４６０→ＦＡ４６１
→ＦＡ４６２→ＦＡ４６３→ＦＡ４６４→ＦＡ４６５→
ＦＡ４６６→ＦＡ４６７→出力端子６１４のパスであ
り、遅延時間は２Ｔ＋Ｔ×７＋２Ｔ＝１１Ｔとなり、Ｆ
Ａ４２２とＦＡ４５１の間で前半部と後半部のクリティ
カルパスの遅延時間がほぼ等しくなっていることがわか
る。
【００１４】従って、クリティカルパスの遅延時間が等
しくなるように前半部と後半部とに分割して、その間に
ラッチレジスタ５００を設け、パイプライン構成とする
ことで、従来のキャリーセーブアダー方式の並列乗算器
のクリティカルパス遅延を半分にすることができる。ま
た、各段のクリティカルパスの遅延時間が全く同一とな
らない場合は、遅延時間差が最小となる位置にラッチレ
ジスタ５００を設ければ良い。
しくなるように前半部と後半部とに分割して、その間に
ラッチレジスタ５００を設け、パイプライン構成とする
ことで、従来のキャリーセーブアダー方式の並列乗算器
のクリティカルパス遅延を半分にすることができる。ま
た、各段のクリティカルパスの遅延時間が全く同一とな
らない場合は、遅延時間差が最小となる位置にラッチレ
ジスタ５００を設ければ良い。
【００１５】また、本実施例の回路の特徴として前半部
の回路のハードウエア量が多く、ラッチレジスタに渡す
出力は入力端子１００〜１０７と２００〜２０７のデー
タ自身ではなく全て組み合せ回路を通過した内部信号で
あるため、入力信号をラッチする必要はなく、ハードウ
エアが構成しやすい。
の回路のハードウエア量が多く、ラッチレジスタに渡す
出力は入力端子１００〜１０７と２００〜２０７のデー
タ自身ではなく全て組み合せ回路を通過した内部信号で
あるため、入力信号をラッチする必要はなく、ハードウ
エアが構成しやすい。
【００１６】図２は本発明のパイプライン並列乗算器の
他の例であって、実施例１と異なる点は図１の最終段の
リップルキャリーセーブアダー部であるＨＡ４６０、Ｆ
Ａ４６１〜４６７の構成部品を桁上げ先見回路（ＣＬ
Ａ）付きの８ビットアダー７００に置き換えた点であ
る。一般に先見回路付きのアダーに置き換えることによ
り後半部のクリティカルパス遅延は短縮されるが、短縮
の度合いはＣＬＡ内の実部品の構成により異なり、本実
施例で用いた８ビットアダー７００では図１のリップル
キャリアダー部と遅延時間に大差がなかったため、ラッ
チレジスタ５００は図１と同じ位置に配置されている。
他の例であって、実施例１と異なる点は図１の最終段の
リップルキャリーセーブアダー部であるＨＡ４６０、Ｆ
Ａ４６１〜４６７の構成部品を桁上げ先見回路（ＣＬ
Ａ）付きの８ビットアダー７００に置き換えた点であ
る。一般に先見回路付きのアダーに置き換えることによ
り後半部のクリティカルパス遅延は短縮されるが、短縮
の度合いはＣＬＡ内の実部品の構成により異なり、本実
施例で用いた８ビットアダー７００では図１のリップル
キャリアダー部と遅延時間に大差がなかったため、ラッ
チレジスタ５００は図１と同じ位置に配置されている。
【００１７】尚、本実施例では、ラッチレジスタを一箇
所に設けて、加算段を２分割したが、必要により３分
割、４分割と多段に分割しても良い。但し、この場合で
も、各段のクリティカルパスの遅延時間は実質的に同一
にする必要がある。
所に設けて、加算段を２分割したが、必要により３分
割、４分割と多段に分割しても良い。但し、この場合で
も、各段のクリティカルパスの遅延時間は実質的に同一
にする必要がある。
【００１８】
【発明の効果】本発明のパイプライン並列乗算器によれ
ば、キャリーセーブアダー方式とパイプライン方式の両
者により演算速度を大幅に向上させることができる。し
たがって、本発明によれば、クリティカルパスの遅延時
間がＡＬＵ等の他のＣＰＵ構成部品と同程度となるた
め、本パイプライン並列乗算器を用いたＣＰＵは高いク
ロック周期にて駆動することができる。
ば、キャリーセーブアダー方式とパイプライン方式の両
者により演算速度を大幅に向上させることができる。し
たがって、本発明によれば、クリティカルパスの遅延時
間がＡＬＵ等の他のＣＰＵ構成部品と同程度となるた
め、本パイプライン並列乗算器を用いたＣＰＵは高いク
ロック周期にて駆動することができる。
【００１９】更に、本発明のパイプライン並列乗算器は
複雑な回路構成をとることなく、前記の如き高速化を図
ることができる。
複雑な回路構成をとることなく、前記の如き高速化を図
ることができる。
【図１】本発明のパイプライン並列乗算器のブロック図
である。
である。
【図２】本発明のパイプライン並列乗算器のブロック図
である。
である。
【図３】本発明のパイプライン並列乗算器で用いる全加
算器のロジック図である。
算器のロジック図である。
【図４】従来のキャリーセーブアダー方式の並列乗算器
のブロック図である。
のブロック図である。
ＡＮＤ回路 ３００〜３０７、３１０〜３１７、３２０
〜３２７、３３０〜３３７、３４０〜３４７、３５０〜
３５７、３６０〜３６７、３７０〜３７７ 半加算器 ４００、４０７、４１０、４２０、４３
０、４４０、４５０、４６０ 全加算器 ４０１〜４０６、４１１〜４１７、４２１
〜４２７、４３１〜４３７、４４１〜４４７、４５１〜
４５７、４６１〜４６７ ５００ ラッチレジスタ ７００ キャリー先見回路（ＣＬＡ）付きアダー
〜３２７、３３０〜３３７、３４０〜３４７、３５０〜
３５７、３６０〜３６７、３７０〜３７７ 半加算器 ４００、４０７、４１０、４２０、４３
０、４４０、４５０、４６０ 全加算器 ４０１〜４０６、４１１〜４１７、４２１
〜４２７、４３１〜４３７、４４１〜４４７、４５１〜
４５７、４６１〜４６７ ５００ ラッチレジスタ ７００ キャリー先見回路（ＣＬＡ）付きアダー
Claims (1)
- 【請求項１】 各部分積の加算段の桁上げ信号を次段の
加算器に伝えることにより、自段内での桁上げ信号伝搬
を少なくしたキャリーセーブアダー方式の並列乗算器に
おいて、前記乗算器のキャリー又はサムのクリティカル
パスの遅延時間が実質的に等分される位置で加算段を分
割し、分割した前半部と後半部との間に、前半部の中間
計算結果を入力して保持し、保持した出力を後半部の入
力とするラッチレジスタを挿入したことを特徴とするパ
イプライン並列乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31118293A JPH07141148A (ja) | 1993-11-16 | 1993-11-16 | パイプライン並列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31118293A JPH07141148A (ja) | 1993-11-16 | 1993-11-16 | パイプライン並列乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07141148A true JPH07141148A (ja) | 1995-06-02 |
Family
ID=18014081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31118293A Pending JPH07141148A (ja) | 1993-11-16 | 1993-11-16 | パイプライン並列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07141148A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7769797B2 (en) | 2004-01-20 | 2010-08-03 | Samsung Electronics Co., Ltd. | Apparatus and method of multiplication using a plurality of identical partial multiplication modules |
| RU2473955C1 (ru) * | 2011-06-08 | 2013-01-27 | Лев Петрович Петренко | СПОСОБ ФОРМИРОВАНИЯ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ [ni]&[mj]f(h)↓CD АРГУМЕНТОВ СОМНОЖИТЕЛЕЙ ±[mj]f(2n) И ±[ni]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" В ПИРАМИДАЛЬНОМ УМНОЖИТЕЛЕ fΣ(↓CDΣ) ДЛЯ ПОСЛЕДУЮЩЕГО ЛОГИЧЕСКОГО ДЕШИФРИРОВАНИЯ f1(CD↓) И ФОРМИРОВАНИЯ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ В ФОРМАТЕ ±[SΣ]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" И ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ДЛЯ ЕГО РЕАЛИЗАЦИИ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ) |
| RU2475813C2 (ru) * | 2011-04-01 | 2013-02-20 | Лев Петрович Петренко | СПОСОБ ЛОГИКО-ДИНАМИЧЕСКОГО ПРОЦЕССА ФОРМИРОВАНИЯ ИНФОРМАЦИОННЫХ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ АРГУМЕНТОВ СОМНОЖИТЕЛЕЙ ±[ni] И ±[mj] - "ДОПОЛНИТЕЛЬНЫЙ КОД" УСЕЧЕННОЙ ПИРАМИДАЛЬНОЙ СТРУКТУРЫ УМНОЖИТЕЛЯ fΣ(Σ) ДЛЯ ПОСЛЕДУЮЩЕГО НАКАПЛИВАЮЩЕГО СУММИРОВАНИЯ В СУММАТОРЕ ±f1(Σ) И ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ДЛЯ ЕГО РЕАЛИЗАЦИИ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ) |
| RU2481614C2 (ru) * | 2011-06-08 | 2013-05-10 | Лев Петрович Петренко | СПОСОБ ФОРМИРОВАНИЯ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ [ni]&[mj]f(h)↓CD АРГУМЕНТОВ МНОЖИМОГО ±[mj]f(2n) И АРГУМЕНТОВ МНОЖИТЕЛЯ ±[ni]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" В ПИРАМИДАЛЬНОМ УМНОЖИТЕЛЕ fΣ(↓CDΣ) ДЛЯ ПОСЛЕДУЮЩЕГО ЛОГИЧЕСКОГО ДЕШИФРИРОВАНИЯ f1(CD↓) И ФОРМИРОВАНИЯ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ ±[SΣ]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" (ВАРИАНТЫ РУССКОЙ ЛОГИКИ) |
Citations (1)
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|---|---|---|---|---|
| JPH04502677A (ja) * | 1989-01-13 | 1992-05-14 | ブイエルエスアイ テクノロジー，インコーポレイティド | データパス素子の分析方法 |
-
1993
- 1993-11-16 JP JP31118293A patent/JPH07141148A/ja active Pending
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| JPH04502677A (ja) * | 1989-01-13 | 1992-05-14 | ブイエルエスアイ テクノロジー，インコーポレイティド | データパス素子の分析方法 |
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| RU2475813C2 (ru) * | 2011-04-01 | 2013-02-20 | Лев Петрович Петренко | СПОСОБ ЛОГИКО-ДИНАМИЧЕСКОГО ПРОЦЕССА ФОРМИРОВАНИЯ ИНФОРМАЦИОННЫХ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ АРГУМЕНТОВ СОМНОЖИТЕЛЕЙ ±[ni] И ±[mj] - "ДОПОЛНИТЕЛЬНЫЙ КОД" УСЕЧЕННОЙ ПИРАМИДАЛЬНОЙ СТРУКТУРЫ УМНОЖИТЕЛЯ fΣ(Σ) ДЛЯ ПОСЛЕДУЮЩЕГО НАКАПЛИВАЮЩЕГО СУММИРОВАНИЯ В СУММАТОРЕ ±f1(Σ) И ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ДЛЯ ЕГО РЕАЛИЗАЦИИ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ) |
| RU2473955C1 (ru) * | 2011-06-08 | 2013-01-27 | Лев Петрович Петренко | СПОСОБ ФОРМИРОВАНИЯ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ [ni]&[mj]f(h)↓CD АРГУМЕНТОВ СОМНОЖИТЕЛЕЙ ±[mj]f(2n) И ±[ni]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" В ПИРАМИДАЛЬНОМ УМНОЖИТЕЛЕ fΣ(↓CDΣ) ДЛЯ ПОСЛЕДУЮЩЕГО ЛОГИЧЕСКОГО ДЕШИФРИРОВАНИЯ f1(CD↓) И ФОРМИРОВАНИЯ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ В ФОРМАТЕ ±[SΣ]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" И ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ДЛЯ ЕГО РЕАЛИЗАЦИИ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ) |
| RU2481614C2 (ru) * | 2011-06-08 | 2013-05-10 | Лев Петрович Петренко | СПОСОБ ФОРМИРОВАНИЯ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ [ni]&[mj]f(h)↓CD АРГУМЕНТОВ МНОЖИМОГО ±[mj]f(2n) И АРГУМЕНТОВ МНОЖИТЕЛЯ ±[ni]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" В ПИРАМИДАЛЬНОМ УМНОЖИТЕЛЕ fΣ(↓CDΣ) ДЛЯ ПОСЛЕДУЮЩЕГО ЛОГИЧЕСКОГО ДЕШИФРИРОВАНИЯ f1(CD↓) И ФОРМИРОВАНИЯ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ ±[SΣ]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" (ВАРИАНТЫ РУССКОЙ ЛОГИКИ) |
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