JPH0447987B2 - - Google Patents
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- JPH0447987B2 JPH0447987B2 JP56199122A JP19912281A JPH0447987B2 JP H0447987 B2 JPH0447987 B2 JP H0447987B2 JP 56199122 A JP56199122 A JP 56199122A JP 19912281 A JP19912281 A JP 19912281A JP H0447987 B2 JPH0447987 B2 JP H0447987B2
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- Japan
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- fet
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- drain
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- gate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
- H10D30/6759—Silicon-on-sapphire [SOS] substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、縦型MIS（金属・絶縁体・半導体）−
FET（電界効果トランジスタ）に関するものであ
る。
FET（電界効果トランジスタ）に関するものであ
る。
［従来の技術］
従来、縦型MIS−FETは、一般に拡散の技術
によつて製作され、第１図に示すような構造を持
つていた。第１図において、１はドレイン電極、
２はドレイン領域、３は活性領域、４はソース領
域、５はソース電極、６は絶縁層、６はゲート電
極、８はベース電極を示す。このMIS−FETは、
ゲート電極７から絶縁層６を介して半導体層２，
３及び４の断面に電界を印加し、それによつてソ
ース領域４とドレイン領域２の間に、Ｃで示す導
電チヤネルを誘起または消滅させ、ドレイン−ソ
ース間の電流をゲート電圧で制御するものであ
る。
によつて製作され、第１図に示すような構造を持
つていた。第１図において、１はドレイン電極、
２はドレイン領域、３は活性領域、４はソース領
域、５はソース電極、６は絶縁層、６はゲート電
極、８はベース電極を示す。このMIS−FETは、
ゲート電極７から絶縁層６を介して半導体層２，
３及び４の断面に電界を印加し、それによつてソ
ース領域４とドレイン領域２の間に、Ｃで示す導
電チヤネルを誘起または消滅させ、ドレイン−ソ
ース間の電流をゲート電圧で制御するものであ
る。
［発明が解決しようとする課題］
上記のような縦型MIS−FETは通常、ドレイ
ン領域２となる単結晶半導体基板を用いて、不純
物を拡散することによつて活性領域３、ソース領
域４等を作成していたため、ドレイン領域は必然
的に大きなものとなり、ゲート電極との平面寸法
上の重なりによつて生ずるゲート−ドレイン間の
寄生容量は非常に大きいものとなつた。また基板
となるドレイン領域上を絶縁層を介して電極など
を引き出すため、ドレイン領域と配線との間に生
ずる大きな寄生容量も問題となつた。このように
寄生容量が大きいと、FETの動作が遅くなる、
MIS−FETの高周波特性が劣化する等、回路動
作に悪影響を及ぼす。
ン領域２となる単結晶半導体基板を用いて、不純
物を拡散することによつて活性領域３、ソース領
域４等を作成していたため、ドレイン領域は必然
的に大きなものとなり、ゲート電極との平面寸法
上の重なりによつて生ずるゲート−ドレイン間の
寄生容量は非常に大きいものとなつた。また基板
となるドレイン領域上を絶縁層を介して電極など
を引き出すため、ドレイン領域と配線との間に生
ずる大きな寄生容量も問題となつた。このように
寄生容量が大きいと、FETの動作が遅くなる、
MIS−FETの高周波特性が劣化する等、回路動
作に悪影響を及ぼす。
一方、基板上にソース領域、活性領域及びドレ
イン領域をメサ形に形成し、活性領域の側面に絶
縁層を介してゲート電極を設けることによつて、
上記の問題点を解決した縦型MIS−FETが特開
昭56−17071号で提案されている。
イン領域をメサ形に形成し、活性領域の側面に絶
縁層を介してゲート電極を設けることによつて、
上記の問題点を解決した縦型MIS−FETが特開
昭56−17071号で提案されている。
本発明の目的は、上記メサ形のFETを更に改
良し、寄生容量を増加させることなく、複数の入
力信号のゲインに重みをつけて信号処理を行うマ
ルチ入力回路を簡単に構成することのできる縦型
MIS−FETを提供することにある。
良し、寄生容量を増加させることなく、複数の入
力信号のゲインに重みをつけて信号処理を行うマ
ルチ入力回路を簡単に構成することのできる縦型
MIS−FETを提供することにある。
［課題を解決するための手段］
本発明の上記目的は、基板上に半導体から成る
ソース領域、活性領域及びドレイン領域がメサ形
に積層され、前記活性領域の側面に絶縁層を介し
てゲート電極が設けられて成る縦型MIS−FET
において、前記基板が単結晶絶縁性基板であつ
て、ソース領域、活性領域及びドレイン領域を単
結晶半導体により形成し、前記ゲート電極を、互
いに独立に信号が入力され、それぞれ面積の異な
る複数個のゲート電極から構成することによつて
達成される。
ソース領域、活性領域及びドレイン領域がメサ形
に積層され、前記活性領域の側面に絶縁層を介し
てゲート電極が設けられて成る縦型MIS−FET
において、前記基板が単結晶絶縁性基板であつ
て、ソース領域、活性領域及びドレイン領域を単
結晶半導体により形成し、前記ゲート電極を、互
いに独立に信号が入力され、それぞれ面積の異な
る複数個のゲート電極から構成することによつて
達成される。
［実施例］
第２図ａ乃至第２図ｃは、本発明の基礎となる
縦型MIS−FETの概略構成を説明するための図
である。ここで、第２図ｂはFETの平面図、第
２図ａは第２図ｂの線分Ａ−A′に沿つたFETの
正面断面図、第２図ｃは第２図ｃの線分Ｂ−
B′に沿つたFETの側方断面図をそれぞれ示す。
縦型MIS−FETの概略構成を説明するための図
である。ここで、第２図ｂはFETの平面図、第
２図ａは第２図ｂの線分Ａ−A′に沿つたFETの
正面断面図、第２図ｃは第２図ｃの線分Ｂ−
B′に沿つたFETの側方断面図をそれぞれ示す。
第２図ａ乃至第２図ｃにおいて、９は絶縁性基
板、１１はドレイン電極、１２はドレイン領域、
１３は活性領域、１４はソース領域、１５はソー
ス電極、１６は絶縁層、１７はゲート電極を示
す。また、１１，１２を各々ドレイン電極、ドレ
イン領域、１４，１５を各々ソース領域、ソース
電極としたが、逆の構成をとつて、１１，１２，
１４，１５を各々ソース電極、ソース領域、ドレ
イン領域、ドレイン電極とすることも出来る。こ
こで、導電チヤネルＣは、絶縁層１６を介してゲ
ート電極１７に電界を印加することによつて誘起
される。
板、１１はドレイン電極、１２はドレイン領域、
１３は活性領域、１４はソース領域、１５はソー
ス電極、１６は絶縁層、１７はゲート電極を示
す。また、１１，１２を各々ドレイン電極、ドレ
イン領域、１４，１５を各々ソース領域、ソース
電極としたが、逆の構成をとつて、１１，１２，
１４，１５を各々ソース電極、ソース領域、ドレ
イン領域、ドレイン電極とすることも出来る。こ
こで、導電チヤネルＣは、絶縁層１６を介してゲ
ート電極１７に電界を印加することによつて誘起
される。
本図に示すように、本発明においては、半導体
層をメサ形に形成することによつて、ドレイン領
域を基板として用いていないため、ドレイン領域
を小型にでき、このドレイン領域とゲート電極等
との間の寄生容量を減少することができる。
層をメサ形に形成することによつて、ドレイン領
域を基板として用いていないため、ドレイン領域
を小型にでき、このドレイン領域とゲート電極等
との間の寄生容量を減少することができる。
また、半導体層が絶縁性基板によつて電気的に
分離されているので、各電極からの配線に伴う寄
生容量は生じない。即ち、本発明によつて動作が
速く、高周波特性の良い縦型MIS−FETが実現
できる。
分離されているので、各電極からの配線に伴う寄
生容量は生じない。即ち、本発明によつて動作が
速く、高周波特性の良い縦型MIS−FETが実現
できる。
第３図は、本発明の基礎となる縦型MIS−
FETの他の例を説明する側方断面図である。本
例は、第２図のFETのドレイン（ソース）領域
の一部を削除したもので、第２図との対応部分に
は同一符号を付し、詳細な説明は省略する。本例
においては、ドレイン（ソース）領域１２の、ソ
ース（ドレイン）領域１４の電極取り出し部分と
平面寸法上重なる部分を製作過程においてエツチ
ング等で取り除いている。これによつて、ドレイ
ン領域と、ソース領域との間の寄生容量が減少
し、更に縦型MIS−FETの高周波等性を改善す
るものである。
FETの他の例を説明する側方断面図である。本
例は、第２図のFETのドレイン（ソース）領域
の一部を削除したもので、第２図との対応部分に
は同一符号を付し、詳細な説明は省略する。本例
においては、ドレイン（ソース）領域１２の、ソ
ース（ドレイン）領域１４の電極取り出し部分と
平面寸法上重なる部分を製作過程においてエツチ
ング等で取り除いている。これによつて、ドレイ
ン領域と、ソース領域との間の寄生容量が減少
し、更に縦型MIS−FETの高周波等性を改善す
るものである。
本発明は、上記第２図或いは第３図の構成を基
礎として、互いに独立に信号が入力され、それぞ
れ面積の異なる複数個のゲート電極を設けたもの
である。４個のゲート電極を設けた本発明の一実
施例の平面図を第４図に示す。
礎として、互いに独立に信号が入力され、それぞ
れ面積の異なる複数個のゲート電極を設けたもの
である。４個のゲート電極を設けた本発明の一実
施例の平面図を第４図に示す。
第４図において、２１はドレイン電極、２５は
ソース電極、２６は絶縁層、２７ａ，２７ｂ，２
７ｃ，２７ｄはゲート電極である。第１図のよう
な従来のFETでは、ゲート電極を増やすとそれ
に伴つて、ゲート電極及びゲート電極から引き出
す配線と基板であるドレイン領域との間の寄生容
量が増加し、電気特性に悪影響をおよぼした。
ソース電極、２６は絶縁層、２７ａ，２７ｂ，２
７ｃ，２７ｄはゲート電極である。第１図のよう
な従来のFETでは、ゲート電極を増やすとそれ
に伴つて、ゲート電極及びゲート電極から引き出
す配線と基板であるドレイン領域との間の寄生容
量が増加し、電気特性に悪影響をおよぼした。
しかし、本発明の縦型MIS−FETでは、ゲー
ト電極が他の領域との間に持つ寄生容量はわずか
であり、各々のゲート電極からの配線も絶縁性基
板上を、寄生容量を生じさせずに引き出すことが
出来るため、電気特性をあまり劣化させずに多く
のゲート電極を設けることができる。
ト電極が他の領域との間に持つ寄生容量はわずか
であり、各々のゲート電極からの配線も絶縁性基
板上を、寄生容量を生じさせずに引き出すことが
出来るため、電気特性をあまり劣化させずに多く
のゲート電極を設けることができる。
更に本発明においては、第４図のＷで示すゲー
ト電極の巾を変えているので、ゼインに所望の重
みをつけた複数個の入力ゲートを製作できる。第
４図のように製作した本実施例の縦型MIS−
FETの電流電圧特性を第５図に示す。横軸はソ
ース−ドレイン間電圧VD、縦軸はドレイン電流ID
を示し、２７ａ，２７ｂ，２７ｃ，２７ｄの曲線
は、各々第４図の２７ａ，２７ｂ，２７ｃ，２７
ｄのゲート電極に同電圧のゲート電圧を印加した
時のVD−ID特性を示す。このように本発明の縦型
MIS−FETは、同一のソース電極、ドレイン電
極に対し、ゲート電極の面積に比例したドレイン
電流を流す。
ト電極の巾を変えているので、ゼインに所望の重
みをつけた複数個の入力ゲートを製作できる。第
４図のように製作した本実施例の縦型MIS−
FETの電流電圧特性を第５図に示す。横軸はソ
ース−ドレイン間電圧VD、縦軸はドレイン電流ID
を示し、２７ａ，２７ｂ，２７ｃ，２７ｄの曲線
は、各々第４図の２７ａ，２７ｂ，２７ｃ，２７
ｄのゲート電極に同電圧のゲート電圧を印加した
時のVD−ID特性を示す。このように本発明の縦型
MIS−FETは、同一のソース電極、ドレイン電
極に対し、ゲート電極の面積に比例したドレイン
電流を流す。
本発明のような複数ゲートの縦型MIS−FET
のメリツトの１つは、コンパクトで、特性の良い
マルチ入力アナログオア回路を容易に作れること
にある。例えば、アナログオア回路において時間
的に異なる時刻に入力してくる４個の入力信号を
検知する場合、従来はトランジスタが４個必要に
なる。これに対し本発明の縦型MIS−FETでは、
上述の説明のように必要なトランジスタは１個で
良い。従つて、この回路を作るのに必要な面積
は、従来に比べて小さくて済み、且つ、同一のソ
ース、ドレインを使用するので、各入力の特性も
極めて良く一致している。また、本発明のように
ゲート電極の面積を変えることによつて、入力ゲ
ートのゲインに重みをつけたマルチ入力アナログ
回路が作れる。即ち、本発明によつて、アナログ
回路等において特性を向上させ、著しく集積度を
高めることができる。
のメリツトの１つは、コンパクトで、特性の良い
マルチ入力アナログオア回路を容易に作れること
にある。例えば、アナログオア回路において時間
的に異なる時刻に入力してくる４個の入力信号を
検知する場合、従来はトランジスタが４個必要に
なる。これに対し本発明の縦型MIS−FETでは、
上述の説明のように必要なトランジスタは１個で
良い。従つて、この回路を作るのに必要な面積
は、従来に比べて小さくて済み、且つ、同一のソ
ース、ドレインを使用するので、各入力の特性も
極めて良く一致している。また、本発明のように
ゲート電極の面積を変えることによつて、入力ゲ
ートのゲインに重みをつけたマルチ入力アナログ
回路が作れる。即ち、本発明によつて、アナログ
回路等において特性を向上させ、著しく集積度を
高めることができる。
本発明のFETの製造方法の一例を第２図ａ乃
至第２図ｃで説明する。まず、サフアイア等の単
結晶絶縁性基板上にドレイン領域１２をエピタキ
シヤル成長させる。これは例えばSiCl4の蒸気と
H2ガス及びPH3を混合して高温度にした基板９
上に送ることでｎ型シリコンを単結晶成長させ
る。次いで活性領域１３としてPH3の注入を中止
し、シリコンのみを成長させる。或いは、B2H6
等をドーパントとしてｐ型シリコンを形成しても
よい。次いで、再びドレイン領域１２と同様の方
法でｎ型シリコンをエピタキシヤル成長させ、ソ
ース領域１４とする。ここで、半導体層１２，１
３，１４を第２図ａ乃至第２図ｃの如く、ゲート
部分及びソース、ドレイン電極の取り出し部分を
残して、不要部をエツチング除去する。次にプラ
ズマCVD等により基板上の全面を窒化シリコン、
SiO2等の絶縁層１６で被覆し、ドレイン、ソー
ス電極を取り出すコンタクトホールをエツチング
にとりあける。そして全面にモリブデンを真空蒸
着し、不要部をエツチング除去することによつて
ドレイン電極１１，ソース電極１５、ゲート電極
１７を形成し、本発明の縦型MIS−FETを製作
する。また、ここでは気相成長法により各領域を
層状に構成する方法を示したが、他のエピタキシ
ヤル成長法を用いても構わないし、各領域を拡散
法によつて形成することも出来る。
至第２図ｃで説明する。まず、サフアイア等の単
結晶絶縁性基板上にドレイン領域１２をエピタキ
シヤル成長させる。これは例えばSiCl4の蒸気と
H2ガス及びPH3を混合して高温度にした基板９
上に送ることでｎ型シリコンを単結晶成長させ
る。次いで活性領域１３としてPH3の注入を中止
し、シリコンのみを成長させる。或いは、B2H6
等をドーパントとしてｐ型シリコンを形成しても
よい。次いで、再びドレイン領域１２と同様の方
法でｎ型シリコンをエピタキシヤル成長させ、ソ
ース領域１４とする。ここで、半導体層１２，１
３，１４を第２図ａ乃至第２図ｃの如く、ゲート
部分及びソース、ドレイン電極の取り出し部分を
残して、不要部をエツチング除去する。次にプラ
ズマCVD等により基板上の全面を窒化シリコン、
SiO2等の絶縁層１６で被覆し、ドレイン、ソー
ス電極を取り出すコンタクトホールをエツチング
にとりあける。そして全面にモリブデンを真空蒸
着し、不要部をエツチング除去することによつて
ドレイン電極１１，ソース電極１５、ゲート電極
１７を形成し、本発明の縦型MIS−FETを製作
する。また、ここでは気相成長法により各領域を
層状に構成する方法を示したが、他のエピタキシ
ヤル成長法を用いても構わないし、各領域を拡散
法によつて形成することも出来る。
［発明の効果］
以上説明したように、本発明はメサ形の縦型
MIS−FETにおいて、互いに独立に信号が入力
され、それぞれ面積の異なる複数個のゲート電極
を設けたので、寄生容量を増加させることなく、
複数の入力信号のゲインに重みをつけて信号処理
を行うマルチ入力回路を簡単に構成できる効果が
得られたものである。
MIS−FETにおいて、互いに独立に信号が入力
され、それぞれ面積の異なる複数個のゲート電極
を設けたので、寄生容量を増加させることなく、
複数の入力信号のゲインに重みをつけて信号処理
を行うマルチ入力回路を簡単に構成できる効果が
得られたものである。
第１図は従来の縦型MIS−FETを示す断面図、
第２図ａ乃至第２図ｃは本発明の基礎となる縦型
MIS−FETの構成図を示す図、第３図は本発明
の基礎となる縦型MIS−FETの他の構成例を示
す側方断面図、第４図は４個のゲート電極を設け
た本発明の実施例を示す平面図、第５図は第４図
の実施例における電圧電流特性を示す図である。 ９……絶縁性基板、１１，２１……ドレイン電
極、１２……ドレイン領域、１３……活性領域、
１４……ソース領域、１５，２５……ソース電
極、１６，２６……絶縁層、１７，２７ａ，２７
ｂ，２７ｃ，２７ｄ……ゲート電極。
第２図ａ乃至第２図ｃは本発明の基礎となる縦型
MIS−FETの構成図を示す図、第３図は本発明
の基礎となる縦型MIS−FETの他の構成例を示
す側方断面図、第４図は４個のゲート電極を設け
た本発明の実施例を示す平面図、第５図は第４図
の実施例における電圧電流特性を示す図である。 ９……絶縁性基板、１１，２１……ドレイン電
極、１２……ドレイン領域、１３……活性領域、
１４……ソース領域、１５，２５……ソース電
極、１６，２６……絶縁層、１７，２７ａ，２７
ｂ，２７ｃ，２７ｄ……ゲート電極。
Claims (1)
- １ 基板上に半導体から成るソース領域、活性領
域及びドレイン領域がメサ形に積層され、前記活
性領域の側面に絶縁層を介してゲート電極が設け
られて成る縦型MIS−FETにおいて、前記基板
が単結晶絶縁性基板であつて、ソース領域、活性
領域及びドレイン領域が単結晶半導体により形成
され、前記ゲート電極が、互いに独立に信号が入
力され、それぞれ面積の異なる複数個のゲート電
極から成ることを特徴とする縦型MIS−FET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199122A JPS5898974A (ja) | 1981-12-09 | 1981-12-09 | 縦型ｍｉｓ―ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199122A JPS5898974A (ja) | 1981-12-09 | 1981-12-09 | 縦型ｍｉｓ―ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5898974A JPS5898974A (ja) | 1983-06-13 |
| JPH0447987B2 true JPH0447987B2 (ja) | 1992-08-05 |
Family
ID=16402500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56199122A Granted JPS5898974A (ja) | 1981-12-09 | 1981-12-09 | 縦型ｍｉｓ―ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898974A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076167A (ja) * | 1983-10-03 | 1985-04-30 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| JPS6076168A (ja) * | 1983-10-03 | 1985-04-30 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置作製方法 |
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
-
1981
- 1981-12-09 JP JP56199122A patent/JPS5898974A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5898974A (ja) | 1983-06-13 |
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