JPH0448014B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信システムに関し、さらに詳
しくいえば、ビツト列における特定のビツトパタ
ーンを検出するための技術に関する。

〔開示の概要〕

本発明は検出すべきビツトパターンのビツト位
置を指定するアドレス値を、ビツト列におけるビ
ツトと検出すべきビツトパターンにおけるビツト
とが一致する限り増分し、ビツトパターンの最後
のビツトで一致が見出されたときにそのビツトパ
ターンを検出したと判断するようにした、簡単な
ビツトパターン検出の技術を提供するものであ
る。

〔従来技術〕

データ通信システムにおいて、データ回線を介
して互いにデータを交換するデータ端末装置（以
下DTEという）は欠くことのできないものであ
る。代表的には、そうした回線は伝送ラインによ
つて相互接続される２つのモデムを含む。これら
のモデムはそれぞれ関連するDTEに直接接続さ
れている。モデムの主な機能はDTEからのデー
タビツトを、伝送ラインを介する伝送に適した信
号に変換すること（およびその逆の変換）であ
る。データモードで動作する間、すなわち、デー
タの伝送中は、DTEから伝送ラインへ（または
その逆に）転送されるデータに対してモデムはト
ラスペアレントである。

今日、データ通信システムはますます複雑にな
つてきており、数十個のモデムを含むようなシス
テムも決してめずらしくはない。システムが複雑
になると、自動システム保守の機能（モデムのオ
ペレーシヨンを自動的に試験できる手段）が必要
になつてくる。

このような試験のやり方の１つに、DTEの制
御の下でモデムの試験を実行するというアプロー
チがある。このアプローチはモデムとDTEとの
間のデータの交換を必要とするが、前述のように
データモードで動作している間はこのデータ交換
ができない。このような交換を行うには、DTE
が関連するモデムに、次に送るデータはそのモデ
ムのためのものであるということを知らせること
ができるよう何らかの手段が必要である。

IBMジヤーナルオブリサーチアンドテベロプ
メント第25巻第１号1981年１月のエス・フオンお
よびアール・スミスによる“マイクロプロセツサ
式モデムにおけるネツトワーク問題の解決”と題
する論文に、モデムの試験技術が記載されてい
る。この試験技術では、DTEとモデムとの間の
インターフエースの中の特定の制御線（その論文
ではTC線と呼ばれている）を付勢することによ
つて、DTEは次のデータが試験コマンドを構成
するものであるということをそのモデムに知らせ
ることができる。しかしながらこの技術を使用す
る限りは、DTEおよびモデムの両方に前記制御
線およびそれに関連する制御回路を具備しなけれ
ばならないという制約がある。この問題を解決す
るために、制御線を使わずに伝送線でDTEから
試験コマンドを送る方法が提案されている。この
方法においては、モデムはDTEから送られてく
るデータビツトを絶えず監視しそのデータビツト
中に試験コマンドを検出したときに非トランスペ
アレントモードに切替るようになつている。

ただし、制御線を使用せずに伝送線で試験コマ
ンドを送るこの方法には、試験コマンドを表わす
ビツトパターンは通常のデータ伝送中において最
も出現しにくいようなものを選択しなければなら
ないという制約がある（このようなビツトパター
ンの例はIBMテクニカルデイスクロージヤブレ
テン第26巻第２号1984年５月第6636頁の“遠隔モ
デム制御”と題する論文に開示されている）。ま
た、この方法においてはモデムは送られてくるデ
ータビツトを絶えず監視し従つてこれがモデムの
負担となるから、その計算量はできるだけ少なく
しなければならない。

〔発明が解決しようとする問題点〕

本発明の技術的課題は、この計算量をできるだ
け少なくするということである。

すなわち、本発明の目的は、最少限の計算量し
か必要としないビツトパターン検出の技術を提供
することにある。

〔問題点を解決するための手段〕

この目的を達成するため、本発明の特徴は、ア
ドレス発生器と、Ｎ個のエントリの第１のテーブ
ルを含み、このテーブルのｎ番目は、検出される
べきビツトパターンのｎ番目のビツトが第１又は
第２の２進値を有しているかによつて一致又は不
一致を示す情報項目からなる第１のメモリ手段
と、Ｎ個のエントリの第２のテーブルを含み、こ
のテーブルのｎ番目は、検出されるべきビツトパ
ターンのｎ番目のビツトが前記第２の２進値を有
しているか否かによつて一致又は不一致を示す情
報項目からなる第２のメモリ手段と、前記ビツト
列で検査されるビツトが前記第１又は第２の２進
値を有するかに従つてそのアドレスが前記アドレ
ス発生器によつて指示される前記第１又は第２の
メモリ手段のエントリを選択するための選択手段
と、アドレス指定されたエントリが一致を示す情
報項目を含むとき、前記アドレス発生器の内容を
１だけ増分するための増分手段と、アドレス指定
されたエントリが不一致を示す情報項目を含むと
き、前記アドレス発生器の内容を０にリセツト
し、前記アドレス発生器の内容が０と異なるな
ら、検査されるべきビツトが前記第１又は第２の
２進値を有するかに従つて前記第１又は第２のメ
モリ手段のエントリをアドレス指定する手段と、
前記アドレス発生器の内容がＮで、前記アドレス
指定されたエントリが一致を示す情報項目を含む
とき、前記ビツトパターンが検出されたことを指
示する指示手段とを備えた直列２進符号化ビツト
列のＮビツトの特定パターンを検出するビツト検
出装置にある。

〔実施例〕

関連するDTEからデータビツトと共に受信さ
れる既知の特定ビツトパターンを検出する方法を
モデムにおいて具体的に実現するビツトパターン
検出装置の第１の実施例を第１図に示す。参照番
号１０はモデムとDTEとの間のインターフエー
スである。このインターフエースはCCITTの
V24インターフエースでもよい。DTEからのデ
ータビツトは、ライン１４を介して送られるタイ
ミング信号Ｔ０で定められる１秒あたり１／Ｔビ
ツトのレートでライン１２を介して供給される。
ライン１４はタイミング装置１６に接続される。
タイミング装置１６はタイミング信号Ｔ０からタ
イミング信号Ｔ１，Ｔ２、およびＴ３を発生す
る。これらのタイミング信号Ｔ１，Ｔ２、および
Ｔ３は、第４図に示すように、タイミング信号Ｔ
０に対してそれぞれＴ／４秒、2T／４秒、およ
び3T／４秒だけ遅れた信号である。

ライン１２は単一ビツトを記憶することのでき
るメモリ１８の入力に接続される。メモリ１８は
書込み制御入力と読取り制御入力とを有する。書
込み制御入力はライン１４に接続され、読取り制
御入力はORゲート２０の出力に接続される。メ
モリ１８の出力は読取り専用メモリ（以下ROM
という）２２の読取り制御入力に直接印加され
る。ROM２２は検出すべきパターンビツト数に
応じて、たとえばそれがＮビツトなら、Ｎ×１の
記憶位置を有する。メモリ１８の出力は、さら
に、インバータ２４を介してROM２２と同様な
ROM２６の読取り制御入力にも接続される。
ROM２２および２６の内容は、各自の読取り制
御入力に印加される“０”ビツトの制御の下で読
み取られる。ROM２２および２６はライン２８
を介して互いに接続され、そのライン２８を介し
てさらにインバータ３０の入力にも接続される。
インバータ３０の出力はANDゲート３２の一方
の入力に接続される。ANDゲート３２のもう一
方の入力はタイミング信号Ｔ０を受け取る。
ANDゲート３２の出力はアドレスカウンタ３４
の増分入力（＋１）に印加される。アドレスカウ
ンタ３４はＮ個（０ないしＮ−１）の異なるアド
レス値を発生できるよう多数のビツト位置を有す
るモジユロＮのカウンタである。アドレスカウン
タ３４の出力はメモリ２２および２６の各々のア
ドレス入力へ並列して印加される。ライン２８
は、さらに、ANDゲート３６の一方の入力にも
接続される。ANDゲート３６の出力はORゲート
３８の入力に接続される。ORゲート３８のもう
一方の入力は“開始”信号を受け取る。ORゲー
ト３８の出力はアドレスカウンタ３４のリセツト
入力Ｒに印加される。ANDゲート３６のもう一
方の入力はORゲート４０の出力に接続される。
ORゲート４０は一方の入力でタイミング信号Ｔ
０を受け取り、もう一方の入力でANDゲート４
２の出力を受け取る。アドレスカウンタ３４はデ
コーダ４４と接続される。デコーダ４４の第１の
出力はライン４６を介してANDゲート４２の一
方の入力に接続され、第２の出力はライン４８に
接続される。ANDゲート４２はもう一方の入力
でタイミング信号Ｔ２を受け取る。アドレスカウ
ンタ３４の内容がゼロでないときはデコーダ４４
はライン４６を付勢し、アドレスカウンタ３４の
内容が（Ｎ−１）と等しいときは（アドレスがゼ
ロから始まつているのでＮ−１がＮ番目のアドレ
スである）デコーダ４４はライン４８を付勢す
る。ライン４６上の信号およびタイミング信号Ｔ
３はANDゲート５０の入力に印加される。AND
ゲート５０の出力はORゲート２０のもう一方の
入力に接続される。ライン２８はインバータ５２
の入力に接続される。インバータ５２の出力は
ANDゲート５４の一方の入力に接続され、AND
ゲートのもう一方の入力はライン４８に接続され
る。ANDゲート５４の出力はラツテ５６に供給
される。

第１図に示すビツトパターン検出装置でビツト
パターンを検出するのに、２つの判断テーブルを
使用する。これらの判断テーブルをそれぞれ“０
のテーブル”および“１のテーブル”と呼ぶこと
にする。“０のテーブル”および“１のテーブル”
はROM２２およびROM２６にそれぞれ記憶さ
れている。各々のテーブルのエントリ数は検出す
べきビツトパターンのビツト数に等しく、それら
の各エントリは、前記ビツトパターンの対応ビツ
トに関連して一致状態または不一致状態を示す情
報項目（たとえば１ビツトの情報）を含む。検出
すべきビツトパターンを、たとえば、 “01101001010……10” と仮定すると、“０のテーブル”の最初のエント
リは一致を示す情報項目を含み、第２および第３
のエントリは不一致を示す情報項目を含み、第４
のエントリは一致を示す情報項目を含み、以下同
様にして、ｎ番目のエントリは、検出すべきビツ
トパターンのｎ番目のビツトが“０”か“１”か
に応じて一致または不一致を示す情報項目を含む
であろう。

これと同様に、“１のテーブル”の最初のエン
トリは不一致を示す情報項目を含み、第２および
第３のエントリは一致を示す情報項目を含み、第
４のエントリは不一致を示す情報項目を含み、以
下同様にして、ｎ番目のエントリは、検出すべき
ビツトパターンのｎ番目のビツトが“１”か
“０”かに応じて一致または不一致を示す情報項
目を含む。

これら２つのテーブルの対応するエントリは互
いに反対の状態（“一致”状態と“不一致”状態）
を示す情報項目を含む。“一致”状態および（不
一致”状態は、たとえば、“０”ビツトおよび
“１”ビツトで表わすことができる。

アドレスカウンタ３４が、たとえばORゲート
３８を介して印加される“開始”信号によつてゼ
ロに初期設定されたと仮定する。タイミング信号
Ｔ０の最初の立上がりの後、タイミング信号Ｔ１
の最初の立上がりで（これはＴ／４秒後に生ず
る）、メモリ１８に記憶されたデータビツトが読
み取られてROM２２の入力およびインバータ２
４へ印加される。このデータビツトが“１”のと
きは、ROM２６が選択され、そこに記憶されて
いる“１のテーブル”のアドレス０のところの最
初のエントリが読み取られてライン２８に送出さ
れる。先に仮定したように、検出すべきビツトパ
ターンの最初のビツトは“０”であるから、この
最初のエントリは不一致を示す“１”のビツトを
含む。この“１”ビツトがライン２８を介して
ANDゲート３６に送られ、アドレスカウンタ３
４がタイミング信号Ｔ０の次の立上がりでゼロに
リセツトされる。一方、メモリ１８から読み取ら
れたデータビツトが“０”のときは、ROM２２
が選択され、そこに記憶されている“０のテーブ
ル”のアドレス０のところの最初のエントリが読
み取られてライン２８に送出される。検出すべき
ビツトパターンの最初のビツトは“０”であるか
ら、この最初のエントリは一致を示す“０”のビ
ツトを含む。ライン２８のこの“０”ビツトは
ANDゲート３６を消勢しANDゲート３２を条件
付ける。こうしてアドレスカウンタ３４の内容は
タイミング信号Ｔ０の次の立上がりで１だけ増分
される。

タイミング信号Ｔ０の第２の立上がりで、ライ
ン１２を介して受信された２番目のデータビツト
がメモリ１８に記憶され、その前のビツト期間中
に受信されたデータビツトが一致を生じたか又は
不一致を生じたかに応じて、上記のようにアドレ
スカウンタ３４はゼロにリセツトされるか又は１
だけ増分される。

タイミング信号Ｔ１の次の立上がりで、メモリ
１８に記憶されたデータビツトが読み取られて
ROM２２の入力およびインバータ２４に印加さ
れる。メモリ１８から読み取られたビツトが
“１”のときは、ROM２６が選択され、そこに
記憶されている“１のテーブル”のアドレス１の
ところの２番目のエントリが読み取られてライン
２８に送出される。先に仮定したように、検出す
べきビツトパターンの２番目のビツトは“１”で
あるから、この２番目のエントリは一致を示す
“０”のビツトを含む。この“０”ビツトがライ
ン２８に送出されて、これによりANDゲート３
６を消勢しANDゲート３２を条件付ける。アド
レスカウンタ３４の内容はタイミング信号Ｔ０の
次の立上がりで１だけ増分される。メモリ１８か
ら読み取られたデータビツトが“０”のときは、
ROM２２が選択され、そこに記憶されている
“０のテーブル”のアドレス１のところの２番目
のエントリが読み取られてライン２８に送出され
る。検出すべきパターンの２番目のビツトは
“１”であるから、この２番目のエントリは不一
致を示す“１”のビツトを含む。この“１”ビツ
トがライン２８を介してANDゲート３６に印加
される。このときはアドレスカウンタ３４の内容
はゼロでないから、前述のようにライン４６が付
勢される。これによりANDゲート４２および
ANDゲート５０が付勢され、タイミング信号Ｔ
２の立上がりでANDゲート３６およびORゲート
３８を介するライン２８の“１”のビツト信号に
よつてアドレスカウンタ３４がゼロにリセツトさ
れる。タイミング信号Ｔ３の立上がりで、ライン
４６の付勢された信号によりメモリ１８の読取り
制御入力が付勢され、ライン１２を介して受信さ
れ且つ既にメモリ１８に記憶されている２番目の
データビツトが再び読み取られて、今度は、“１
のテーブル”または“０のテーブル”の最初のエ
ントリの内容との比較のためそれらのテーブルへ
選択的に供給される。

これまでの説明を要約すると次のようになる。
ライン１２を介して１つのデータビツトが受信さ
れると、アドレスカウンタ３４で指定されるアド
レスのところのエントリが一致を示すビツトを含
むかどうかを判断するために、受信されたデータ
ビツトの値に応じて“０のテーブル”または“１
のテーブル”のいずれかでテーブルルツクアツプ
が実行される。このテーブルルツクアツプで一致
が示されれば、アドレスカウンタ３４の内容が１
だけ増分されて、ライン１２を介して受信される
次のデータビツトを待つ。前記テーブルルツクア
ツプで不一致が示され、そのときアドレスカウン
タ３４で指定されるアドレスがゼロならば、ライ
ン１２を介する次のデータビツトが受信されるま
でアドレスカウンタ３４の内容をゼロに保ち、ア
ドレスカウンタ３４で指定されるアドレスがゼロ
でないならアドレスカウンタ３４をゼロにリセツ
トして、同じデータビツトを再び同じテーブルで
比較する（ただしこのときはアドレス０のところ
のエントリとの比較である）。アドレスカウンタ
３４がアドレス（Ｎ−１）を有し且つテーブルの
最後のエントリが一致を示す“０”のビツトを有
するならば、その“０”ビツトはライン２８へ送
出されインバータ５２で反転されANDゲート５
４に印加されると共に、このANDゲート５４に
はデコーダ４４で発生された信号がライン４８を
介して印加され、これによりラツチ５６がセツト
され、特定のビツトパターンが検出されたことを
示す。ところでアドレスカウンタ３４はモジユロ
Ｎでなく普通のカウンタで構成することもでき
る。この場合は最後のエントリが一致を示すこと
によりアドレスカウンタ３４が（Ｎ−１）からＮ
に増分されたときにラツチ５６をセツトしてビツ
トパターンが検出されたことを示す。そしてその
後にアドレスカウンタ３４をリセツトすればよ
い。

第２図に本発明のビツトパターン検出方法を実
現するビツトパターン検出装置の第２の実施例を
示す。第２の実施例では、これまでに説明したビ
ツトパターン検出装置の第１の実施例における
“１のテーブル”および“０のテーブル”の代わ
りに、単一のテーブルを使用する。ここではその
ためのROMを参照番号６０で示す。ROM６０
もＮ×１の記憶位置を有する。第１図のROM２
２、ROM２６、およびインバータ２４と等価な
機能を有するROM６０および排他的論理和回路
（以下XORという）６２以外の構成は第１の実施
例と同じであるのでそれらには第１図と同じ参照
番号を付してある。第２の実施例では、メモリ１
８の出力はXOR６２の一方の入力に接続される。
XOR６２のもう一方の入力はROM６０の出力と
接続され、XOR６２の出力はライン２８と接続
される。

ROM６０に記憶された判断テーブルはＮ個の
エントリを含む。判断テーブルの各エントリは検
出すべき特定のビツトパターンの各ビツトをそれ
ぞれ表わすものである。すなわち第２の実施例で
は、判断テーブルは検出すべきビツトパターンと
全く同じものを記憶している。ライン１２を介し
て１つのデータビツトが受信されると、アドレス
カウンタ３４で指定されるアドレスのところのエ
ントリが受信されたビツトと同一のビツトを含む
かどうかの判断のために、表引きオペレーシヨン
が遂行される。この判断で一致が検出されれば
XOR６２の出力に“０”のビツト（すなわち一
致を表わす信号）が得られ、アドレスカウンタ３
４が１だけ増分され、ビツトパターン検出装置は
ライン１２を介して受信される次のデータビツト
を待つ。一方、アドレスカウンタ３４で指定され
るアドレスのところのエントリが受信されたビツ
トと異なるビツトを含む場合であつて、そのアド
レスがゼロのときは、アドレスカウンタ３４の内
容はゼロに維持されビツトパターン検出装置はラ
イン１２を介して受信される次のデータビツトを
待ち、前記アドレスがゼロでないときは、アドレ
スカウンタ３４がゼロにリセツトされて同じデー
タビツトが今度はアドレスゼロのところのエント
リと比較される。アドレスカウンタ３４がアドレ
ス（Ｎ−１）を含み検査すべきデータビツトが
ROM６０に記憶されたビツトパターンの最後の
ビツトと一致すれば、そのビツトパターンが検出
されたことを意味する。

次に第３図を参照して第３の実施例を説明す
る。第３図は、第１図に示した第１の実施例にお
ける“１のテーブル”および“０のテーブル”に
関して、本発明の方法を実現するのに使用できる
マイクロプログラムを説明する図である。第３図
に示す第３の実施例では、これらの判断テーブル
の各エントリは無条件ブランチ命令（後述）を有
する。はじめは、ポインタ（PTR）がゼロにセ
ツトされている。受信された最初のデータビツト
が読み取られ（ステツプ100）、ステツプ102でそ
のデータビツトが“０”から“０のテーブル”へ
の分岐が発生する（ステツプ104）。そのブランチ
アドレスはポインタによつて指定される（この場
合はゼロである）。この例では、検出すべきビツ
トパターンの最初のビツトは“０”であるから、
“０のテーブルのアドレスゼロのところのエント
リに含まれるブランチ命令で“一致”サブプログ
ラム（ステツプ110）への分岐が指定される。こ
の“一致”サブプログラムによりポインタが増分
され、ビツトパターン検出装置が次のデータビツ
トを待つ。ステツプ102で最初のデータビツトが
“１”と判断されれば、“１のテーブル”への分岐
が発生する（ステツプ106）。このブランチアドレ
スもポインタによつて指定される（この場合もゼ
ロである）。検出すべきビツトパターンの最初の
ビツトは“０”であるから、“１のテーブル”の
アドレスゼロのところのエントリに含まれるブラ
ンチ命令で、次に処理すべきデータビツトを受信
するまで、出口への分岐が指定される。最初のデ
ータビツトが“０”で且つ２番目のデータビツト
が“１”のときは、“１のテーブル”への分岐
（この場合はポインタによつてそのブランチアド
レスは１と指定される）が発生する。この２番目
のデータビツトは検出すべきビツトパターンの２
番目のビツトと一致するから、“１のテーブル”
のアドレス１のところのエントリに含まれる命令
で“一致”サブプログラムへの分岐が指定され
る。一方、２番目のデータビツトが“０”の場合
は、“０のテーブル”のアドレス１への分岐が発
生する。このビツトは検出すべきビツトと一致し
ないから、“０のテーブル”のアドレス１のとこ
ろのエントリに含まれるブランチ命令で“不一
致”サブプログラム（ステツプ108）への分岐が
指定され、これによりポインタがゼロにリセツト
され、この２番目のデータビツトが今度は適切な
テーブルのアドレスゼロのところで再び比較され
る。

“０のテーブル”の最後のエントリに含まれて
いるブランチ命令で“終了”サブプログラム（ス
テツプ112）が指定され、これによりビツトパタ
ーン検出標識がセツトされる。

〔発明の効果〕

以上説明したように本発明によれば、ビツト列
中の特定のビツトパターンを非常に簡単に検出す
ることができる。

【図面の簡単な説明】

第１図は本発明のビツトパターン検出方法を実
現するビツトパターン検出装置の第１の実施例を
示す図、第２図は本発明のビツトパターン検出方
法を実現するビツトパターン検出装置の第２の実
施例を示す図、第３図は本発明のビツトパターン
検出方法を実現するビツトパターン検出装置の第
３の実施例の検出オペレーシヨンを示す図、第４
図はタイミング信号Ｔ０ないしＴ４の関係を示す
波形図である。

Claims (1)

1. 【特許請求の範囲】 １ 直列２進符号化ビツト列のＮビツトの特定パ
   ターンを検出するビツトパターン検出装置におい
   て、 アドレス発生器と、 Ｎ個のエントリの第１のテーブルを含み、この
   テーブルのｎ番目は、検出されるべきビツトパタ
   ーンのｎ番目のビツトが第１又は第２の２進値を
   有しているかによつて一致又は不一致を示す情報
   項目からなる第１のメモリ手段と、 Ｎ個のエントリの第２のテーブルを含み、この
   テーブルのｎ番目は、検出されるべきビツトパタ
   ーンのｎ番目のビツトが前記第２の２進値を有し
   ているか否かによつて一致又は不一致を示す情報
   項目からなる第２のメモリ手段と、 前記ビツト列で検査されるビツトが前記第１又
   は第２の２進値を有するかに従つてそのアドレス
   が前記アドレス発生器によつて指示される前記第
   １又は第２のメモリ手段のエントリを選択するた
   めの選択手段と、 アドレス指定されたエントリが一致を示す情報
   項目を含むとき、前記アドレス発生器の内容を１
   だけ増分するための増分手段と、 アドレス指定されたエントリが不一致を示す情
   報項目を含むとき、前記アドレス発生器の内容を
   ０にリセツトし、前記アドレス発生器の内容が０
   と異なるなら、検査されるべきビツトが前記第１
   又は第２の２進値を有するかに従つて前記第１又
   は第２のメモリ手段のエントリをアドレス指定す
   る手段と、 前記アドレス発生器の内容がＮで、前記アドレ
   ス指定されたエントリが一致を示す情報項目を含
   むとき、前記ビツトパターンが検出されたことを
   指示する指示手段とを備えたことを特徴とするビ
   ツトパターン検出装置。