JPH0480824A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0480824A JPH0480824A JP19571390A JP19571390A JPH0480824A JP H0480824 A JPH0480824 A JP H0480824A JP 19571390 A JP19571390 A JP 19571390A JP 19571390 A JP19571390 A JP 19571390A JP H0480824 A JPH0480824 A JP H0480824A
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- 238000001514 detection method Methods 0.000 claims abstract description 21
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理における分岐ヒストリテーブルの読
出し時の制御に利用する。本発明は分岐先アドレス生成
に汎用レジスタの内容を使用し分岐命令読出しを行うと
きに余分な分岐先の予測を抑止して性能を向上させるこ
とができるデータ処理装置に関する。
出し時の制御に利用する。本発明は分岐先アドレス生成
に汎用レジスタの内容を使用し分岐命令読出しを行うと
きに余分な分岐先の予測を抑止して性能を向上させるこ
とができるデータ処理装置に関する。
〔ヰ既要二
本発明は分岐命令のアドレスと、この分岐命令の分岐先
アドレスとを対にして記憶する分岐ヒストリテーブル、
およびアドレス修飾に用いる汎用レジスタを備えたデー
タ処理装置において、分岐先のアドレス生成に使用した
汎用レジスタの内容の変更を管理し、予測に適さないと
きには出力を禁止することにより、 余分な分岐先の予測によって発生する性能低下を抑える
ようにしたものである。
アドレスとを対にして記憶する分岐ヒストリテーブル、
およびアドレス修飾に用いる汎用レジスタを備えたデー
タ処理装置において、分岐先のアドレス生成に使用した
汎用レジスタの内容の変更を管理し、予測に適さないと
きには出力を禁止することにより、 余分な分岐先の予測によって発生する性能低下を抑える
ようにしたものである。
従来の分岐ヒストリテーブルは特公昭５０−２２３８４
号公報（Ｕ Ｓ Ｐ７０９４２）に開示されているよう
に、命令取出し時の命令取出しアドレスによって分岐先
アドレスを予測することを可能にし、分岐命令を処理す
る以前に分岐先命令を先取りすることをできるようにし
て分岐命令の処理の高速化を計ったものがある。第５図
はその構成を示したものである。
号公報（Ｕ Ｓ Ｐ７０９４２）に開示されているよう
に、命令取出し時の命令取出しアドレスによって分岐先
アドレスを予測することを可能にし、分岐命令を処理す
る以前に分岐先命令を先取りすることをできるようにし
て分岐命令の処理の高速化を計ったものがある。第５図
はその構成を示したものである。
しかしながら、分岐命令の分岐先アドレス生成に汎用レ
ジスタを使用している場合、その分岐命令は汎用レジス
タの内容で分岐先アドレスを変更することを意図したも
のであり、せっかく分岐ヒストリテーブルに記憶しても
その分岐先アドレスが変更されたときに、実際そのこと
が判明するのは分岐命令を処理しているときであるため
、その後処理によって高速に処理できず、ペナルティに
より遅くなってしまう可能性がある。
ジスタを使用している場合、その分岐命令は汎用レジス
タの内容で分岐先アドレスを変更することを意図したも
のであり、せっかく分岐ヒストリテーブルに記憶しても
その分岐先アドレスが変更されたときに、実際そのこと
が判明するのは分岐命令を処理しているときであるため
、その後処理によって高速に処理できず、ペナルティに
より遅くなってしまう可能性がある。
本発明はこのような問題を解決するもので、分岐先アド
レスが変更されても処理を高速に行うことができる装置
を提供することを目的とする。
レスが変更されても処理を高速に行うことができる装置
を提供することを目的とする。
本発明は、分岐命令のアドレスと、この分岐命令の分岐
先アドレスとを対にして記憶する分岐ヒストリテーブル
と、アドレスの修飾に用いる複数の汎用レジスタとを備
えたデータ処理装置において、前記分岐ヒストリテーブ
ルの各エントリに対応して分岐先アドレス生成時に前記
汎用レジスタを使用したかどうかを示すアドレス生成情
報を記憶する第一の記憶手段と、前記汎用レジスタの内
容を変更する際にどの汎用レジスタを変更したかを記憶
する第二の記憶手段と、前記分岐ヒス） ＩＪテーブル
に記憶された命令取出しアドレスで比較する分岐命令の
アドレスに対応して前記第一の記憶手段からアドレス生
成情報を読出す読出し手段とを含むレジスタ可変検出回
路を設け、命令取出し時に、命令取出しアドレスと前記
分岐ヒストリテーブルに記憶された分岐命令のアドレス
とを比較する分岐命令アドレス比較器と、前記読出し手
段によって読出されたアドレス生成情報により示された
前記汎用レジスタが前記第二の記憶手段によってその内
容が変更されていることが示されているときに、前記分
岐命令アドレス比較器によって示された比較結果を無効
にする回路とを備えたことを特徴とする。
先アドレスとを対にして記憶する分岐ヒストリテーブル
と、アドレスの修飾に用いる複数の汎用レジスタとを備
えたデータ処理装置において、前記分岐ヒストリテーブ
ルの各エントリに対応して分岐先アドレス生成時に前記
汎用レジスタを使用したかどうかを示すアドレス生成情
報を記憶する第一の記憶手段と、前記汎用レジスタの内
容を変更する際にどの汎用レジスタを変更したかを記憶
する第二の記憶手段と、前記分岐ヒス） ＩＪテーブル
に記憶された命令取出しアドレスで比較する分岐命令の
アドレスに対応して前記第一の記憶手段からアドレス生
成情報を読出す読出し手段とを含むレジスタ可変検出回
路を設け、命令取出し時に、命令取出しアドレスと前記
分岐ヒストリテーブルに記憶された分岐命令のアドレス
とを比較する分岐命令アドレス比較器と、前記読出し手
段によって読出されたアドレス生成情報により示された
前記汎用レジスタが前記第二の記憶手段によってその内
容が変更されていることが示されているときに、前記分
岐命令アドレス比較器によって示された比較結果を無効
にする回路とを備えたことを特徴とする。
前記第一の記憶手段は、前記分岐ヒストリテーブルと対
応して分岐命令の分岐先アドレス生成時に使用した前記
汎用レジスタの番号を記憶するしジスク番号バッファで
あり、前記第二の記憶手段には、レジスタの書換えを管
理する書込みレジスタデコーダおよび変更レジスタデコ
ーダと、各エンｌ−ＩＪと前記汎用レジスタ対応にその
内容の変更を管理する複数のフリップフロップとを含み
、前記読出し手段には、前記分岐ヒス） ＩＪ子テーブ
ル索引時に対応エン） ＩＪの前記各汎用レジスタの内
容の変更状況を出力する複数のエントリ読出し選択器と
、前記分岐ヒストリテーブルの索引時に分岐先アドレス
生成に使用する前記汎用レジスタに変更があったか否か
を示すレジスタ選択器とを含むことが望ましい。
応して分岐命令の分岐先アドレス生成時に使用した前記
汎用レジスタの番号を記憶するしジスク番号バッファで
あり、前記第二の記憶手段には、レジスタの書換えを管
理する書込みレジスタデコーダおよび変更レジスタデコ
ーダと、各エンｌ−ＩＪと前記汎用レジスタ対応にその
内容の変更を管理する複数のフリップフロップとを含み
、前記読出し手段には、前記分岐ヒス） ＩＪ子テーブ
ル索引時に対応エン） ＩＪの前記各汎用レジスタの内
容の変更状況を出力する複数のエントリ読出し選択器と
、前記分岐ヒストリテーブルの索引時に分岐先アドレス
生成に使用する前記汎用レジスタに変更があったか否か
を示すレジスタ選択器とを含むことが望ましい。
命令取出し時に、命令取出しアドレスと分岐ヒス） Ｉ
Ｊ子テーブル記憶された分岐命令のアドレスとを比較し
、この命令取出しアドレスで比較している分岐ヒストリ
テーブルに記憶された分岐命令のアドレスに対応して、
分岐先アドレス生成時に汎用レジスタを使用したかどう
かを示すアドレス生成情報を読出す。このアドレス生成
情報により汎用レジスタが変更されていることが示され
ていれば、命令取出しアドレスと分岐ヒストリテーブル
に記憶された分岐命令のアドレスとの比較結果の送出を
禁止する。
Ｊ子テーブル記憶された分岐命令のアドレスとを比較し
、この命令取出しアドレスで比較している分岐ヒストリ
テーブルに記憶された分岐命令のアドレスに対応して、
分岐先アドレス生成時に汎用レジスタを使用したかどう
かを示すアドレス生成情報を読出す。このアドレス生成
情報により汎用レジスタが変更されていることが示され
ていれば、命令取出しアドレスと分岐ヒストリテーブル
に記憶された分岐命令のアドレスとの比較結果の送出を
禁止する。
このように、分岐先のアドレス生成に使用した汎用レジ
スタの内容の変更を管理することにより、余分な分岐先
の予測を抑えるとともに、それによって発生する性能の
低下を抑止することができる。
スタの内容の変更を管理することにより、余分な分岐先
の予測を抑えるとともに、それによって発生する性能の
低下を抑止することができる。
口実絶倒〕
次に、本発明実施例を図面に基づいて説明する。
第１図は本発明実施例の構成を示すブロック図、第２図
は本発明実施例に係るレジスタ変更検出回路の構成を示
すブロック図、第３図は本発明実施例に係る全体構成を
示すブロック図である。
は本発明実施例に係るレジスタ変更検出回路の構成を示
すブロック図、第３図は本発明実施例に係る全体構成を
示すブロック図である。
本発明実施例に係る全体構成としては、第３図に示すよ
うに命令取出し制御回路３２、アドレス生成回路３３、
主記憶装置３４、実行部３５、分岐ヒストリテーブル３
１、分岐命令アドレス比較器９、およびＡＮＤ回路１０
を備える。
うに命令取出し制御回路３２、アドレス生成回路３３、
主記憶装置３４、実行部３５、分岐ヒストリテーブル３
１、分岐命令アドレス比較器９、およびＡＮＤ回路１０
を備える。
次に、本発明実施例の構成の詳細を第１図および第２図
を参照して説明する。
を参照して説明する。
本発明実施例は、分岐命令のアドレスと、この分岐命令
の分岐先アドレスとを対にして記憶する分岐ヒス） ＋
Ｊ子テーブル１と、アドレスの修飾に用いる命令アドレ
スレジスタ （ＩＡＲ）２、分岐先アドレス書込みレジ
スタ （ＤＡＶｖ’Ｒ）３、レジスタ番号レジスタ（Ｒ
ＮＲ）４、および予測分岐先アドレスレジスタ（ＰＤＡ
Ｒ）１２の汎用レジスタとを備え、さらに本発明の特徴
として、分岐ヒストリテーブル３１の各エン）ＩＪに対
応して分岐先アドレス生成時に前記各汎用レジスタを使
用したかどうかを示すアドレス生成情報を記憶する第一
の記憶手段としてのレジスタ番号バッファ（ＲＮＢ）８
１と、前記各汎用レジスタの内容を変更する際にどの汎
用レジスタを変更したかを記憶する第二の記憶手段とし
ての書込みレジスタデコーダ（ＷＲＤ）８２、変更レジ
スタデコーダ（ＵＲＤ）８３、および複数のフリップフ
ロップ８４と、分岐ヒストリテーブル３１に記憶された
命令取出しアドレスで比較する分岐命令のアドレスに対
応してレジスタ番号バッファ（ＲＮＢ）８１からアドレ
ス生成情報を読出す読出し手段としての複数のエン）
ＩＪ読出し選択器（ＥＲＸ）８５と、レジスタ選択器（
ＲＸ）８６とを含むレジスタ可変検出回路（ＲＵＣＣ）
８が設けられる。
の分岐先アドレスとを対にして記憶する分岐ヒス） ＋
Ｊ子テーブル１と、アドレスの修飾に用いる命令アドレ
スレジスタ （ＩＡＲ）２、分岐先アドレス書込みレジ
スタ （ＤＡＶｖ’Ｒ）３、レジスタ番号レジスタ（Ｒ
ＮＲ）４、および予測分岐先アドレスレジスタ（ＰＤＡ
Ｒ）１２の汎用レジスタとを備え、さらに本発明の特徴
として、分岐ヒストリテーブル３１の各エン）ＩＪに対
応して分岐先アドレス生成時に前記各汎用レジスタを使
用したかどうかを示すアドレス生成情報を記憶する第一
の記憶手段としてのレジスタ番号バッファ（ＲＮＢ）８
１と、前記各汎用レジスタの内容を変更する際にどの汎
用レジスタを変更したかを記憶する第二の記憶手段とし
ての書込みレジスタデコーダ（ＷＲＤ）８２、変更レジ
スタデコーダ（ＵＲＤ）８３、および複数のフリップフ
ロップ８４と、分岐ヒストリテーブル３１に記憶された
命令取出しアドレスで比較する分岐命令のアドレスに対
応してレジスタ番号バッファ（ＲＮＢ）８１からアドレ
ス生成情報を読出す読出し手段としての複数のエン）
ＩＪ読出し選択器（ＥＲＸ）８５と、レジスタ選択器（
ＲＸ）８６とを含むレジスタ可変検出回路（ＲＵＣＣ）
８が設けられる。
書込みフラグ（ＷＦ）１は、分岐ヒストリテーブルの動
作を示すフリップフロップであり、この書込みフラグ（
ＷＦ）１の“１”の場合登録を示し、“０”の場合索引
を示す。書込みフラグ（ＷＦ）１は命令取出し制御回路
（ＩＦＣ）３２から送ａされる信号を信号線１０１を介
して受けられ、信号線１０６を介して分岐命令アドレス
バッファ（ＴＡＢ）６、分岐先アドレスバッファ （Ｄ
ＡＢ）７、レジスタ変更検出回路（ＲＵＣＣ）８および
分岐命令アドレス比較器（ＴＡＣ）９に送出される。
作を示すフリップフロップであり、この書込みフラグ（
ＷＦ）１の“１”の場合登録を示し、“０”の場合索引
を示す。書込みフラグ（ＷＦ）１は命令取出し制御回路
（ＩＦＣ）３２から送ａされる信号を信号線１０１を介
して受けられ、信号線１０６を介して分岐命令アドレス
バッファ（ＴＡＢ）６、分岐先アドレスバッファ （Ｄ
ＡＢ）７、レジスタ変更検出回路（ＲＵＣＣ）８および
分岐命令アドレス比較器（ＴＡＣ）９に送出される。
命令アドレスレジスタ（ＩＡＲ）２は、命令取出し時の
命令取出しアドレスまたは分岐命令の分岐ヒストリテー
ブルの登録時の分岐命令の命令アドレスを保持するため
のレジスタであり、信号線１０２を介しアドレス生成回
路（ＡＤＣ）３３から送出された命令アドレスを受け、
この命令アドレスを信号線１０７を介しその上位ビット
を分岐命令アドレスバッファ（ＴＡＢ）６および分岐命
令アドレス比較器（ＴＡＣ）９に送出し、また信号線１
０８を介しその下位ビットを分岐命令アドレスバッファ
（ＴＡＢ）６、分岐先アドレスバッファ （ＤＡＢ）
７およびレジスタ変更検出回路（ＲＵＣＣ）８に送出す
る。
命令取出しアドレスまたは分岐命令の分岐ヒストリテー
ブルの登録時の分岐命令の命令アドレスを保持するため
のレジスタであり、信号線１０２を介しアドレス生成回
路（ＡＤＣ）３３から送出された命令アドレスを受け、
この命令アドレスを信号線１０７を介しその上位ビット
を分岐命令アドレスバッファ（ＴＡＢ）６および分岐命
令アドレス比較器（ＴＡＣ）９に送出し、また信号線１
０８を介しその下位ビットを分岐命令アドレスバッファ
（ＴＡＢ）６、分岐先アドレスバッファ （ＤＡＢ）
７およびレジスタ変更検出回路（ＲＵＣＣ）８に送出す
る。
分岐先アドレス書込みレジスタ （ＤＡＷＲ）３は、分
岐命令を分岐ヒストリテーブルへ登録する際に、その分
岐先アドレスを保持するレジスタであり、アドレス生成
回路（ＡＤＣ）３３より送出された分岐先アドレスを信
号線１０３を介して受け、信号線１０９を介して分岐先
アドレスバッファ（ＤＡＢ）７に送出する。
岐命令を分岐ヒストリテーブルへ登録する際に、その分
岐先アドレスを保持するレジスタであり、アドレス生成
回路（ＡＤＣ）３３より送出された分岐先アドレスを信
号線１０３を介して受け、信号線１０９を介して分岐先
アドレスバッファ（ＤＡＢ）７に送出する。
レジスタ番号レジスタ（ＲＮＲ）４は、分岐命令の分岐
ヒス） ＋Ｊテーブル登録時に分岐先アドレスを生成し
たときに使用した汎用レジスタ番号を受け、また汎用レ
ジスタの内容を変更する場合にはその汎用レジスタ番号
を受けるレジスタであり、実行部３５から送出されるレ
ジスタ番号を受は信号線１１０を介してレジスタ変更検
出回路（ＲＵＣＣ）８に送出する。
ヒス） ＋Ｊテーブル登録時に分岐先アドレスを生成し
たときに使用した汎用レジスタ番号を受け、また汎用レ
ジスタの内容を変更する場合にはその汎用レジスタ番号
を受けるレジスタであり、実行部３５から送出されるレ
ジスタ番号を受は信号線１１０を介してレジスタ変更検
出回路（ＲＵＣＣ）８に送出する。
レジスタ変更フラグ（ＲＵＦ）５は、汎用レジスタ変更
の場合にレジスタ番号レジスタ（ＲＮＲ）４にレジスタ
番号を受けると同時に点灯するフリップフロップであり
、実行部３５から信号線１（１５を介して受けた信号を
信号線１１１を介してレジスタ変更検出回路（ＲＵＣＣ
）８に送出する。
の場合にレジスタ番号レジスタ（ＲＮＲ）４にレジスタ
番号を受けると同時に点灯するフリップフロップであり
、実行部３５から信号線１（１５を介して受けた信号を
信号線１１１を介してレジスタ変更検出回路（ＲＵＣＣ
）８に送出する。
分岐命令アドレスバッファ（ＴＡＢ）６は、分岐ヒスト
リテーブルのうち分岐命令のアドレスを記憶するメモリ
であり、信号線１０６を介し書込みフラグ１から登録を
指示された場合、信号線１０８を介し命令アドレスレジ
スタ（ＩＡＲ）２の下位ビットで示されるアドレスに信
号線１０７を介し命令アドレスレジスタ（ＩＡＲ）２の
上位ビットで示される命令アドレス情報を記憶し、書込
みフラグ（ＷＦ）１が登録を指示していない場合、信号
線１０８を介して示されたアドレスから命令アドレス情
報を読出し信号線１１２に送出する。
リテーブルのうち分岐命令のアドレスを記憶するメモリ
であり、信号線１０６を介し書込みフラグ１から登録を
指示された場合、信号線１０８を介し命令アドレスレジ
スタ（ＩＡＲ）２の下位ビットで示されるアドレスに信
号線１０７を介し命令アドレスレジスタ（ＩＡＲ）２の
上位ビットで示される命令アドレス情報を記憶し、書込
みフラグ（ＷＦ）１が登録を指示していない場合、信号
線１０８を介して示されたアドレスから命令アドレス情
報を読出し信号線１１２に送出する。
分岐先アドレスバッファ（Ｄ’ＡＢ）７は、分岐命令ア
ドレスバッファ（ＴＡＢ＞６に対応してその分岐先アド
レスを記憶するメモリであり、信号線１０６を介し書込
みフラグ（ＷＦ）１より登録を指示された場合、信号線
１０８を介し命令アドレスレジスタ（ＩＡＲ）２の下位
ビットで示されるアドレスに信号線１０９を介し分岐先
アドレス書込みレジスタ（ＤＡＷＲ）３により示される
分岐先アドレスを記憶し、書込みフラグ１が登録を指示
していない場合は信号線１０８を介して示されるアドレ
スから分岐先アドレスを読出し、信号線１１３を介して
予測分岐先アドレスレジスタ （ＰＤＡＲ）１２に送出
する。
ドレスバッファ（ＴＡＢ＞６に対応してその分岐先アド
レスを記憶するメモリであり、信号線１０６を介し書込
みフラグ（ＷＦ）１より登録を指示された場合、信号線
１０８を介し命令アドレスレジスタ（ＩＡＲ）２の下位
ビットで示されるアドレスに信号線１０９を介し分岐先
アドレス書込みレジスタ（ＤＡＷＲ）３により示される
分岐先アドレスを記憶し、書込みフラグ１が登録を指示
していない場合は信号線１０８を介して示されるアドレ
スから分岐先アドレスを読出し、信号線１１３を介して
予測分岐先アドレスレジスタ （ＰＤＡＲ）１２に送出
する。
レジスタ変更検出回路（ＲＵＣＣ）８は、本発明の特徴
とするところであり、信号線１０６．１０８．１１０．
１１１を介し、各々書込みフラグ１、命令アドレスレジ
スタ （ＩＡＲ）２の下位ビット、レジスタ番号レジス
タ（ＲＮＲ）４、レジスタ変更フラグ（ＲＵＦ）５より
送出される情報を受け、比較許可信号を信号線１１４を
介しＡＮＤ回路１０に送出する。
とするところであり、信号線１０６．１０８．１１０．
１１１を介し、各々書込みフラグ１、命令アドレスレジ
スタ （ＩＡＲ）２の下位ビット、レジスタ番号レジス
タ（ＲＮＲ）４、レジスタ変更フラグ（ＲＵＦ）５より
送出される情報を受け、比較許可信号を信号線１１４を
介しＡＮＤ回路１０に送出する。
分岐命令アドレス比較器（ＴＡＣ）９は、命令取出しア
ドレスと分岐ヒストリテーブルに記憶された分岐命令ア
ドレスを比較する回路であり、信号線１０６を介して送
出された書込みフラグ（ＷＦ）ｌの出力が“１”である
場合は“０”を信号線１１５に送出し、書込みフラグ（
”ｖＶＦ）１の出力が“０”である場合は信号線１０７
を介し送出される命令アドレスレジスタ（ＩＡＲ）２の
上位ビットと信号線１１２を介し分岐命令アドレスバッ
ファ（ＴＡＢ）６より送出される命令アドレス情報とを
比較し、その結果等しければ“１”、等しくなければ“
０”を信号線１１５を介しＡＮＤ回路１０に送出する。
ドレスと分岐ヒストリテーブルに記憶された分岐命令ア
ドレスを比較する回路であり、信号線１０６を介して送
出された書込みフラグ（ＷＦ）ｌの出力が“１”である
場合は“０”を信号線１１５に送出し、書込みフラグ（
”ｖＶＦ）１の出力が“０”である場合は信号線１０７
を介し送出される命令アドレスレジスタ（ＩＡＲ）２の
上位ビットと信号線１１２を介し分岐命令アドレスバッ
ファ（ＴＡＢ）６より送出される命令アドレス情報とを
比較し、その結果等しければ“１”、等しくなければ“
０”を信号線１１５を介しＡＮＤ回路１０に送出する。
ＡＮＤ回路１０は、索引結果を求めるた砧に論理積をと
るアンド回路であり、信号線１１５を介し分岐命令アド
レス比較器（ＴＡＣ）９より送出される比較結果と信号
線１１４を介しレジスタ変更検出回路（ＲＵＣＣ）ｇよ
り送出される比較許可信号の論理積をとり、その結果を
検出信号として信号線１１６を介し分岐先検出フラグ（
ＤＨＦ）１１に送出する。
るアンド回路であり、信号線１１５を介し分岐命令アド
レス比較器（ＴＡＣ）９より送出される比較結果と信号
線１１４を介しレジスタ変更検出回路（ＲＵＣＣ）ｇよ
り送出される比較許可信号の論理積をとり、その結果を
検出信号として信号線１１６を介し分岐先検出フラグ（
ＤＨＦ）１１に送出する。
分岐先検出フラグ（ＤＨＦ）１１は２予測分岐先アドレ
スが検出されたことを示すフラグであり、信号線１１６
を介しＡＮＤ回路１０より送出された検出信号を受は信
号線１１７を介し命令取出し制御回路（ＩＦＣ）３２に
送出する。
スが検出されたことを示すフラグであり、信号線１１６
を介しＡＮＤ回路１０より送出された検出信号を受は信
号線１１７を介し命令取出し制御回路（ＩＦＣ）３２に
送出する。
予測分岐先アドレスレジスフ （ＰＤＡＲ）１２は、分
岐先検出フラグ（ＤＨＦ）１１と同期してその予測分岐
先アドレスを受けるレジスタであり、信号線１１３を介
し分岐先アドレスバッファ（ＤＡＢ）７より送出される
分岐先アドレスを受け、信号線１１８を介しアドレス生
成回路（ＡＤＣ）３３に送出する。
岐先検出フラグ（ＤＨＦ）１１と同期してその予測分岐
先アドレスを受けるレジスタであり、信号線１１３を介
し分岐先アドレスバッファ（ＤＡＢ）７より送出される
分岐先アドレスを受け、信号線１１８を介しアドレス生
成回路（ＡＤＣ）３３に送出する。
第２図は本発明実施例におけるレジスタ可変検出回路の
構成を示すブロック図である。レジスタ番号バッファ（
ＲＮＢ）８１は、分岐命令アドレスバッファ（ＴＡＢ）
６、分岐先アドレスバッファ（ＤＡＢ）７と対応して分
岐命令の分岐先アドレス生成時に使用した汎用レジスタ
の番号を記憶するメモリであり、信号線１０６を介し書
込みフラグ（ＷＦ）１より登録が指示された場合に、信
号線１０８を介し命令アドレスレジスタ（ＩＡＲ）２の
下位ビットによって示されるアドレスに信号線１１０を
介しレジスタ番号レジスタ （ＲＮＲ）４によって示さ
れるレジスタ番号を記憶し、書込みフラグ１が登録を示
してない場合は同アドレスから記憶しているレジスタ番
号を読出し、信号線８０１を介しレジスタ選択器（ＲＸ
）８６へ送出する。
構成を示すブロック図である。レジスタ番号バッファ（
ＲＮＢ）８１は、分岐命令アドレスバッファ（ＴＡＢ）
６、分岐先アドレスバッファ（ＤＡＢ）７と対応して分
岐命令の分岐先アドレス生成時に使用した汎用レジスタ
の番号を記憶するメモリであり、信号線１０６を介し書
込みフラグ（ＷＦ）１より登録が指示された場合に、信
号線１０８を介し命令アドレスレジスタ（ＩＡＲ）２の
下位ビットによって示されるアドレスに信号線１１０を
介しレジスタ番号レジスタ （ＲＮＲ）４によって示さ
れるレジスタ番号を記憶し、書込みフラグ１が登録を示
してない場合は同アドレスから記憶しているレジスタ番
号を読出し、信号線８０１を介しレジスタ選択器（ＲＸ
）８６へ送出する。
書込みレジスタデコーダ（ＷＲＤ）８２は、レジスタ内
容の書換えを管理するためのデコーダであり、信号線１
０６を介し書込みフラグ（ＷＦ）１より登録が指示され
た場合、信号線１０８を介し命令アドレスレジスタ （
ＩＡＲ）２の下位ビットをデコードし、それに対応する
出力線８０２．８０３．８０４だけを“１”にし、また
書込みフラグ（Ｗ Ｆ ）１が登録を指示していない場
合はすべての出力線８０２．８０３、−、．８０４は“
０”のままである。また、出力線８０２．８０３、８０
４は各々フラグＦｏｏＦ＋。
容の書換えを管理するためのデコーダであり、信号線１
０６を介し書込みフラグ（ＷＦ）１より登録が指示され
た場合、信号線１０８を介し命令アドレスレジスタ （
ＩＡＲ）２の下位ビットをデコードし、それに対応する
出力線８０２．８０３．８０４だけを“１”にし、また
書込みフラグ（Ｗ Ｆ ）１が登録を指示していない場
合はすべての出力線８０２．８０３、−、．８０４は“
０”のままである。また、出力線８０２．８０３、８０
４は各々フラグＦｏｏＦ＋。
Ｆ ｍＱ、 ＦＩＩＦＩ＋””’Ｆｍｌ＋ ””’Ｆ
ＯＩＦｌｈ””’Ｆ＋ａｔｔに接続され、ｎは分岐命令
アドレスバッファ（ＴＡＢ）６、分岐先アドレスバッフ
ァ （ＤＡＢ）７、レジスタ番号バッファ（ＲＮＢ）８
１のエントリ分、ｍはレジスタの数だけ存在する。
ＯＩＦｌｈ””’Ｆ＋ａｔｔに接続され、ｎは分岐命令
アドレスバッファ（ＴＡＢ）６、分岐先アドレスバッフ
ァ （ＤＡＢ）７、レジスタ番号バッファ（ＲＮＢ）８
１のエントリ分、ｍはレジスタの数だけ存在する。
変更レジスタデコーダ（ＵＲＤ）８３は、書込みレジス
タデコーダ（ＷＲＤ）８２同様にレジスタ内容の書換え
を管理するためのデコーダであり、信号線１１１を介し
レジスタ変更フラグ（ＲＵＦ）５よりレジスタの内容の
変更を示された場合、信号線１１０を介しレジスタ番号
レジスタ （ＲＮＲ）４によって示されるレジスタ番号
に対応する出力線８０５．８０６、８０７だけを“１”
にし、また変更を示されなかった場合は、すべての出力
線を“０”にする。出力線８０５．８０６、８０７ は
各々ＦｏｏＦａ＋Ｆ ＯＲ＋ Ｆ Ｉ ＯＦ Ｉ ＋
””’ Ｆ ｌ ｎ＋ ””’ Ｆ ＩＲＯＦ ｆｆ１
ｌ ｌ””’ Ｆ ｍｎに接続される。
タデコーダ（ＷＲＤ）８２同様にレジスタ内容の書換え
を管理するためのデコーダであり、信号線１１１を介し
レジスタ変更フラグ（ＲＵＦ）５よりレジスタの内容の
変更を示された場合、信号線１１０を介しレジスタ番号
レジスタ （ＲＮＲ）４によって示されるレジスタ番号
に対応する出力線８０５．８０６、８０７だけを“１”
にし、また変更を示されなかった場合は、すべての出力
線を“０”にする。出力線８０５．８０６、８０７ は
各々ＦｏｏＦａ＋Ｆ ＯＲ＋ Ｆ Ｉ ＯＦ Ｉ ＋
””’ Ｆ ｌ ｎ＋ ””’ Ｆ ＩＲＯＦ ｆｆ１
ｌ ｌ””’ Ｆ ｍｎに接続される。
フラグ（Ｆ 、ｙ） （ｘ ＝ ０−ｍ５Ｙ ＝ （Ｌ
−ｎ ） ８４は各エントリ （ｙ）と各汎用レジスタ
（Ｘ）対応に汎用レジスタ内容の変更を管理するための
フリップフロップ（Ｆ／Ｆ）であり、例えばＦ。０の場
合、出力線８０２を介し書込みレジスタデコーダ（ＷＲ
Ｄ）８２より新しいエントリに対する登録が示される（
“１”になる）とセットされ“１”となり、それを保持
し、出力線８０５を介し変更レジスタデコーダ（ＵＲＤ
）８３より該当汎用レジスタの変更が示された場合リセ
ットされ“０″′となる。また、その出力はエントリ読
出し選択器（ＥＲＸ）８５に各汎用レジスタ対応に出力
される。
−ｎ ） ８４は各エントリ （ｙ）と各汎用レジスタ
（Ｘ）対応に汎用レジスタ内容の変更を管理するための
フリップフロップ（Ｆ／Ｆ）であり、例えばＦ。０の場
合、出力線８０２を介し書込みレジスタデコーダ（ＷＲ
Ｄ）８２より新しいエントリに対する登録が示される（
“１”になる）とセットされ“１”となり、それを保持
し、出力線８０５を介し変更レジスタデコーダ（ＵＲＤ
）８３より該当汎用レジスタの変更が示された場合リセ
ットされ“０″′となる。また、その出力はエントリ読
出し選択器（ＥＲＸ）８５に各汎用レジスタ対応に出力
される。
エン） ＩＪ読出し選択器（ＥＲＸ）８５は、分岐ヒス
） ＩＪテーブルの索引時に対応エントリの各汎用レジ
スタの内容の変更状況を出力するための選択器であり、
各汎用レジスタ対応にＦＩＩＹ（Ｘ＝０・ｍ、ｙ＝Ｏｎ
）の出力線を受け、信号線１０８を介し命令アドレスレ
ジスタ（ＩＡＲ）２の下位ビットで示されるエントリの
出力を選択し、レジスタ選択器（ＲＸ）８６に出力する
。
） ＩＪテーブルの索引時に対応エントリの各汎用レジ
スタの内容の変更状況を出力するための選択器であり、
各汎用レジスタ対応にＦＩＩＹ（Ｘ＝０・ｍ、ｙ＝Ｏｎ
）の出力線を受け、信号線１０８を介し命令アドレスレ
ジスタ（ＩＡＲ）２の下位ビットで示されるエントリの
出力を選択し、レジスタ選択器（ＲＸ）８６に出力する
。
レジスタ選択器（ＲＸ）８６は、分岐ヒストリテーブル
の索引時に分岐先アドレス生成に使用する汎用レジスタ
に変更があったかどうかを示す選択器であり、エントリ
読出し選択器（ＥＲＸ）８５の各々の出力を受け、信号
線８０１を介しレジスタ番号バッファ（ＲＮＢ）８１１
により示される汎用レジスタ番号により選択し、信号線
１１４を介しＡＮＤ回路ＩＯに出力する。
の索引時に分岐先アドレス生成に使用する汎用レジスタ
に変更があったかどうかを示す選択器であり、エントリ
読出し選択器（ＥＲＸ）８５の各々の出力を受け、信号
線８０１を介しレジスタ番号バッファ（ＲＮＢ）８１１
により示される汎用レジスタ番号により選択し、信号線
１１４を介しＡＮＤ回路ＩＯに出力する。
次に、本発明実施例の動作について説明する。
第４図は本発明実施例の動作の流れを示す流れ図である
。
。
まだ分岐ヒストリテーブルに１に該当する分岐命令が登
録されてない場合、命令アドレスレジスタ（ＩＡＲ）２
に命令取出しアドレスがセットされても、分岐命令アド
レスバッファ（ＴＡＢ）６の出力（信号線１１２への出
力）と一致しないため、分岐命令アドレス比較器（ＴＡ
Ｃ）９の出力（信号線１１５への出力）が“Ｏ”となり
、ＡＮＤ回路１０の出力（信号線１１６への出力）も“
０”となり分岐先検出フラグ（ＤＨＦ）１１は点灯しな
い。
録されてない場合、命令アドレスレジスタ（ＩＡＲ）２
に命令取出しアドレスがセットされても、分岐命令アド
レスバッファ（ＴＡＢ）６の出力（信号線１１２への出
力）と一致しないため、分岐命令アドレス比較器（ＴＡ
Ｃ）９の出力（信号線１１５への出力）が“Ｏ”となり
、ＡＮＤ回路１０の出力（信号線１１６への出力）も“
０”となり分岐先検出フラグ（ＤＨＦ）１１は点灯しな
い。
分岐ヒストリテーブル３１に分岐命令を登録する場合、
書込みフラグ（ＷＦ）１が点灯する（“１”になる）と
同時に分岐命令の命令アドレスが命令アドレスレジスタ
（ＩＡＲ）２に、分岐先アドレスが分岐先アドレス書込
みレジスタ（ＤＡＷＲ）３に、分岐先アドレスの生成に
使用した汎用レジスタ番号がレジスタ番号レジスタ（Ｒ
ＮＲ）４にセットされる。書込みフラグ（ＷＦ）１が“
１”になったことにより分岐命令アドレスバッファ（Ｔ
ＡＢ）６の命令アドレスレジスタ （ＩＡＲ）２の下位
ビットで示されるアドレスに命令アドレスレジスタ（Ｉ
ＡＲ）２の上位ビットが分岐先アドレスバッファ （Ｄ
ＡＢ）７には、分岐先アドレス書込みレジスタ （ＤＡ
ＷＲ）３の内容がレジスタ番号バッファ（ＲＮＢ）８１
にはレジスタ番号レジスタ（ＲＮＲ）４で示されるレジ
スタ番号が書込まれ、これと同時に命令アドレスレジス
タ（ＩＡＲ）２の下位ビットで示されるＦ ｘｙが全て
“１”にセットされる。
書込みフラグ（ＷＦ）１が点灯する（“１”になる）と
同時に分岐命令の命令アドレスが命令アドレスレジスタ
（ＩＡＲ）２に、分岐先アドレスが分岐先アドレス書込
みレジスタ（ＤＡＷＲ）３に、分岐先アドレスの生成に
使用した汎用レジスタ番号がレジスタ番号レジスタ（Ｒ
ＮＲ）４にセットされる。書込みフラグ（ＷＦ）１が“
１”になったことにより分岐命令アドレスバッファ（Ｔ
ＡＢ）６の命令アドレスレジスタ （ＩＡＲ）２の下位
ビットで示されるアドレスに命令アドレスレジスタ（Ｉ
ＡＲ）２の上位ビットが分岐先アドレスバッファ （Ｄ
ＡＢ）７には、分岐先アドレス書込みレジスタ （ＤＡ
ＷＲ）３の内容がレジスタ番号バッファ（ＲＮＢ）８１
にはレジスタ番号レジスタ（ＲＮＲ）４で示されるレジ
スタ番号が書込まれ、これと同時に命令アドレスレジス
タ（ＩＡＲ）２の下位ビットで示されるＦ ｘｙが全て
“１”にセットされる。
次回に命令を取出すときは、命令アドレスレジスタ（Ｉ
ＡＲ）２の命令取出しアドレスと、分岐命令アドレスバ
ッファ（ＴＡＢ）６の出力とが一致するので分岐命令ア
ドレス比較器（ＴＡＣ）９の出力が“１′″となる。こ
のとき、それ以前にレジスタの内容が変更されていれば
そのレジスタに関するＦ ）ｌｙがリセットされ“０″
になっている。
ＡＲ）２の命令取出しアドレスと、分岐命令アドレスバ
ッファ（ＴＡＢ）６の出力とが一致するので分岐命令ア
ドレス比較器（ＴＡＣ）９の出力が“１′″となる。こ
のとき、それ以前にレジスタの内容が変更されていれば
そのレジスタに関するＦ ）ｌｙがリセットされ“０″
になっている。
これにより、この命令取出しアドレスで示されるレジス
タ番号レジスタ（ＲＮＲ）４のレジスタ番号で選択され
るＦ ｌｌｙが“０”であれはＡ Ｎ Ｄ回路１０の出
力が“０”、ＦＭｙが“１”であれば“１”となり、そ
れが分岐先検出フラグ（ＤＨＦ）１１にセットされる。
タ番号レジスタ（ＲＮＲ）４のレジスタ番号で選択され
るＦ ｌｌｙが“０”であれはＡ Ｎ Ｄ回路１０の出
力が“０”、ＦＭｙが“１”であれば“１”となり、そ
れが分岐先検出フラグ（ＤＨＦ）１１にセットされる。
以上説明したように本発明によれば、分岐先のアドレス
生成に使用した汎用レジスタの内容の変更を管理するこ
とにより、余分な分岐先の予測を抑止するとともに、そ
れによって発生する性能低下を抑止することができる効
果がある。
生成に使用した汎用レジスタの内容の変更を管理するこ
とにより、余分な分岐先の予測を抑止するとともに、そ
れによって発生する性能低下を抑止することができる効
果がある。
第１図は本発明実施例の構成を示すブロック図。
第２図は本発明実施例に係るレジスタ変更検出回路の構
成を示すブロック図。 第３図は本発明実施例に係る全体構成を示すブロック図
。 第４図は本発明実施例の動作の流れを示すフローチャー
ト。 第５図は従来の構成を示すブロック図。 １・・・書込みフラグ（ＷＦ）、２・・・命令アドレス
レジスタ （ＩＡＲ） 、３・・・分岐先アドレス書込
みレジスタ （ＤＡＷＲ） 、４・・・レジスタ番号レ
ジスタ （ＲＮＲ）、５・・・レジスタ変更フラグ（Ｒ
ＵＦ）６・・・分岐命令アドレスバッファ（ＴＡＢ）
、？・・・分岐先アドレスバッファ（ＤＡＢ） 、訃・
・レジスタ変更検出回路（ＲＵＣＣ） 、９・・・分岐
命令アドレス比較器（ＴＡＣ） 、１０・・・ＡＮＤ回
路、１１・・・分岐先検出フラグ（ＤＨＦ） 、１２・
・・予測分岐先アドレスレジスタ （ＰＤＡＲ） 、３
１・・・分岐ヒストリテーブル、３２・・・命令取出し
制御回路（ＩＦＣ）、３３・・・アドレス生成回路（Ａ
ＤＣ） 、３４・・・主記憶装置、３５・・・実行部、
８１・・・レジスタ番号バッファ（ＲＮＢ）８２・・・
書込みレジスタデコーダ（ＷＲ’Ｄ） 、８３・・・変
更レジスタデコーダ（ＵＲＤ） 、８４・・・フリップ
フロップ、８５・・・エントリ読出し選択器（ＥＲＸ）
、８６・・・レジスタ選択器（ＲＸ）。
成を示すブロック図。 第３図は本発明実施例に係る全体構成を示すブロック図
。 第４図は本発明実施例の動作の流れを示すフローチャー
ト。 第５図は従来の構成を示すブロック図。 １・・・書込みフラグ（ＷＦ）、２・・・命令アドレス
レジスタ （ＩＡＲ） 、３・・・分岐先アドレス書込
みレジスタ （ＤＡＷＲ） 、４・・・レジスタ番号レ
ジスタ （ＲＮＲ）、５・・・レジスタ変更フラグ（Ｒ
ＵＦ）６・・・分岐命令アドレスバッファ（ＴＡＢ）
、？・・・分岐先アドレスバッファ（ＤＡＢ） 、訃・
・レジスタ変更検出回路（ＲＵＣＣ） 、９・・・分岐
命令アドレス比較器（ＴＡＣ） 、１０・・・ＡＮＤ回
路、１１・・・分岐先検出フラグ（ＤＨＦ） 、１２・
・・予測分岐先アドレスレジスタ （ＰＤＡＲ） 、３
１・・・分岐ヒストリテーブル、３２・・・命令取出し
制御回路（ＩＦＣ）、３３・・・アドレス生成回路（Ａ
ＤＣ） 、３４・・・主記憶装置、３５・・・実行部、
８１・・・レジスタ番号バッファ（ＲＮＢ）８２・・・
書込みレジスタデコーダ（ＷＲ’Ｄ） 、８３・・・変
更レジスタデコーダ（ＵＲＤ） 、８４・・・フリップ
フロップ、８５・・・エントリ読出し選択器（ＥＲＸ）
、８６・・・レジスタ選択器（ＲＸ）。
Claims (1)
- 【特許請求の範囲】 １、分岐命令のアドレスと、この分岐命令の分岐先アド
レスとを対にして記憶する分岐ヒストリテーブルと、 アドレスの修飾に用いる複数の汎用レジスタとを備えた
データ処理装置において、 前記分岐ヒストリテーブルの各エントリに対応して分岐
先アドレス生成時に前記汎用レジスタを使用したかどう
かを示すアドレス生成情報を記憶する第一の記憶手段と
、 前記汎用レジスタの内容を変更する際にどの汎用レジス
タを変更したかを記憶する第二の記憶手段と、 前記分岐ヒストリテーブルに記憶された命令取出しアド
レスで比較する分岐命令のアドレスに対応して前記第一
の記憶手段からアドレス生成情報を読出す読出し手段と を含むレジスタ可変検出回路を設け、 命令取出し時に、命令取出しアドレスと前記分岐ヒスト
リテーブルに記憶された分岐命令のアドレスとを比較す
る分岐命令アドレス比較器と、前記読出し手段によって
読出されたアドレス生成情報により示された前記汎用レ
ジスタが前記第二の記憶手段によってその内容が変更さ
れていることが示されているときに、前記分岐命令アド
レス比較器によって示された比較結果を無効にする回路
と を備えたことを特徴とするデータ処理装置。 ２、前記第一の記憶手段は、前記分岐ヒストリテーブル
と対応して分岐命令の分岐先アドレス生成時に使用した
前記汎用レジスタの番号を記憶するレジスタ番号バッフ
ァであり、前記第二の記憶手段はレジスタの書換えを管
理する書込みレジスタデコーダおよび変更レジスタデコ
ーダと、各エントリと前記汎用レジスタ対応にその内容
の変更を管理する複数のフリップフロップとを含む 請求項１記載のデータ処理装置。 ３、前記読出し手段は、 前記分岐ヒストリテーブルの索引時に対応エントリの前
記各汎用レジスタの内容の変更状況を出力する複数のエ
ントリ読出し選択器と、 前記分岐ヒストリテーブルの索引時に分岐先アドレス生
成に使用する前記汎用レジスタに変更があったか否かを
示すレジスタ選択器と を含む請求項１記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19571390A JPH0480824A (ja) | 1990-07-23 | 1990-07-23 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19571390A JPH0480824A (ja) | 1990-07-23 | 1990-07-23 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480824A true JPH0480824A (ja) | 1992-03-13 |
Family
ID=16345739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19571390A Pending JPH0480824A (ja) | 1990-07-23 | 1990-07-23 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0480824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06214784A (ja) * | 1992-10-30 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 順不同の命令実行を可能にするコンピュータ・システム及びその操作方法 |
| US6782521B2 (en) | 1992-03-31 | 2004-08-24 | Seiko Epson Corporation | Integrated structure layout and layout of interconnections for an instruction execution unit of an integrated circuit chip |
-
1990
- 1990-07-23 JP JP19571390A patent/JPH0480824A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6782521B2 (en) | 1992-03-31 | 2004-08-24 | Seiko Epson Corporation | Integrated structure layout and layout of interconnections for an instruction execution unit of an integrated circuit chip |
| US7174525B2 (en) | 1992-03-31 | 2007-02-06 | Seiko Epson Corporation | Integrated structure layout and layout of interconnections for an instruction execution unit of an integrated circuit chip |
| US7555738B2 (en) | 1992-03-31 | 2009-06-30 | Seiko Epson Corporation | Integrated structure layout and layout of interconnections for an instruction execution unit of an integrated circuit chip |
| JPH06214784A (ja) * | 1992-10-30 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 順不同の命令実行を可能にするコンピュータ・システム及びその操作方法 |
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