JPH0448327A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、１０進数の各桁に対応して設けられた複数
の４ビット演算器により１０進数演算を行う演算装置に
関する。

［発明の概要］ この発明は、１０の補数形式で表現されたｌＯ進数デー
タを絶対値表現による１０進数テータに変換するための
加算処理を４ビット−演算器により行うに際して、加算
対象データを補正して入力することにより、本来の加算
対象データ同士の加算結果か１０以−トとなる場合に必
ず４ビット演算器から１６進数対応のキャリー信号が得
られるようにすることによって、このキャリー信号だけ
で１０進桁上げを制御できる環境にして、高速演算を実
現したものである。

［従来の技術］ ２進化１０進数で表現された複数桁のｌＯ進数データに
ついて演算を行う場合、各桁に対応する複数の４ビット
演算器を利用しているが、この４ビット演算器では負の
減算結果は１０の補数の形で出力される。

例えば、”　３０−６０”なる減算を行った場合は、１
０の補数の形で表現された“７０”という演算結果が得
られる。しかし、補数表現はユーザにとって理解が困難
であるなめ、上記演算結果を正規の形に変換して、すな
わち′３０”とパ６０°。

との差（絶対値）である’　３０　”に負の符号を付加
して、出力する場合がある。

ところで、上記絶対値への変換は、上記１０の補数の形
で表現された演算結果の９の補数に“１″を加算するこ
とで実現される。すなわち、上記例では、７０”の９の
補数である“２９”に対して“１”を加算して３０°°
という絶対値が得られる。

しかし、この加算処理（１０進数の加算処理）を上記４
ビット演算器で行う場合、各桁の加算結果が１０以上に
なった場合に桁上げを行う必要があるにも拘らず、上記
４ビット演算器は、その加算結果が１６以上の場合にの
みキャリー信号を発生する。従って、４ビット演算器に
よる加算結果が１０以上であるか否かを判別し、１０以
上である場合には改めてキャリー信号を発生させねばな
らず、必要なキャリー信号の発生に時間がかかり、２進
データの加算の場合に比べ演算スピードが低下すると共
に、回路が複雑化していた。

［発明が解決しようとする課題］ これは、上記のように、４ビット演算器からの１６進数
対応のキャリー信号だけでは対処できず、１０進数対応
の別のキャリー信号を発生させねばならないことに起因
する。

そこで、種々検討した結果、９の補数に予め″６”を加
算した後に“１”を加えれば、本来の加算対象データで
ある９の補数と°“１”との加算結果が１０以上となる
場合は、必ずキャリー信号が出力されることとなり、４
ビット演算器からの１６進数対応のキャリー信号だけ対
処できるであろうとの着想を得な、また、９の補数に６
”を加算することは、各ビットを反転するだけで得られ
る１の補数を求めることに等しいため、上記“６”を加
算する回路も簡単な回路で済むであろうとの見通しを得
た。

この発明の課題は、１０の補数形式で表現された１０進
数データを、絶対値表現による１０進数データに変換す
るための加算処理を４ビット演算器により行うに際して
、４ビット演算器からの１６進数対応のキャリー信号だ
けで１０進桁上げを制御できるようにすることである。

［課題を解決するための手段］ この発明の手段は次の通りである。

この演算装置は、１０進数の各桁に対応して設けられた
複数の４ビット演算器を有し、各４ビット演算器にて発
生したキャリー信号を上位桁対応の４ビット演算器に伝
搬しながら１０進数演算を行ものであり、次のような回
路を備えている。

（１）補正回路： １０の補数形式で表現された１０進数データを、絶対値
表現による１０進数データに変換するに当たり、上記１
０の補数形式で表現された１０進数データの各桁に対応
する４ビットのデータ成分を夫々反転して補正する。

（２）出力回Ｒ： 上記４ビット演算器の夫々に、“０°°、及び上記補正
回路にて補正された対応する桁の４ビットの補正データ
が入力され、さらに１桁目に対応する４ビット演算器に
対してはキャリー信号が入力されて加算指示が行われた
とき、この加算指示に基づく加算処理によりキャリー信
号が発生した桁については、その加算結果の値を出力し
、キャリ一信号が発生しなかった桁については、加算結
果から“６”を減算した値を出力する。

［作　用］ この発明の手段の作用は次の通りである。

例えば、１０の補数の形で表現された“７０”という演
算結果を絶対値表現に変換するものとする。

この場合、補正回路は、“７０”の１桁目の“０”、２
桁目の“７”、すなわち、“００００”“０１１１”を
夫々反転して“１］１１”“１０００”のように補正す
る。

このように補正された１桁目の補正データ“１１１１”
、２桁目の補正データ“１０００”は、夫々、対応する
桁の４ビット演算器に入力される。

また、１桁目、及び２桁目対応の各４ビット演算器には
、他方の加算対象データとして、共に“００００”が入
力される。そして、１桁目対応の４ビット演算器に更に
キャリー信号が入力されて、加算処理が指示される。

出力回路４」゛、この指示に基づいて加算処理が実行さ
れたとき、キャリー信号が発生した桁については、その
加算結果の値を出力し、キャリー信号が発生しなかった
桁については、加算結果から”６′′を減算した値を出
力する。

例えば、上記例において、１桁目の４ビット演算器では
、加算対象デ・−タ（１］、　１　］、　）、（０００
０）の他に、キャリー信号が入力されたので、（＜１１
１１）＋（００００）＋　”］”　）なる加算処理が行
われる。この場合、論理的には加算結果は（１００００
）、となるが、４ビット演算器では４ビットまでの演算
結果しか得られないので、５ビット目の“１”に基づい
てキャリー信号が発生され、＜００００）のビット内容
となる。

このように、キャリー信号が発生された場合、１０の補
数の形で表現された“７０゛を絶対値表現に変換した場
合の変換結果である゛３０パの１桁目と一致する。従っ
て、１桁目に対応する４ビット演算器の演算結果＜００
００）は、そのまま出力する。

上記例において、２桁目の４ビット演算器では、加算対
象データ（１０００）、（００００）の他に、上記１桁
目の４ビット演算器にて発生されたキャリー信号が入力
されるので、 ＋　＜１０００＞＋　（００００）＋“′１”）なる加
算処理が行われる。この場合、加算結果はく１００１）
であり、４ビットで表現可能な１６未満の９”なのでキ
ャリー信号は出力されない。

このとき、４ビット演算器での演算結果である°“９′
は、“７０”を絶対値表現に変換した場合の変換結果で
ある３０”の２桁目の“３′°より°″６”たけ大きく
なっている。そこで、出力回路は、２桁目に対応する４
ビット演算器の演算結果である°′９”から“６”を減
算して、論理的に正しい°’３”、すなわち、（００１
１）を２桁目の変換結果として出力する。

従って、１０の補数形式で表現された１０進数データを
、絶対値表現による１０進数データに変換するための加
算処理を４ビット演算器により行うに際して、４ビット
演算器からの１６進数対応のキャリー信号だけで１０進
桁上げを制御できる。

［実施例］ 以下、実施例を第１図ないし第５図を参叩しながら説明
する。

第１図は、第１実施例による演算装置のブロック構成図
である。

この演算装置は、４つの４ビット演算器ＡＬＵ１を有し
ており、各４ビット演算器ＡＬＵＩには、夫々、反転回
路ＩＮＶ、＋１０加算回ＢＡＤＤが接続されている。

この演算装置は、２進化１０進数コード（ＢＣＤコード
）で表現された１０進数データについて、図示省略した
Ｃ　Ｐ　［Ｊ等からの指示に基ついて、加算、減算、乗
算、除算等の各種演算処理を行うものであり、各４ビ・
ノド演算器Ａ　Ｌ　Ｌ、＋　１は、演算対象の１０進数
データの各桁と１対１に対応づけられている９すなわち
、１０進数データは、各桁対応の４ビブ■−のデータ成
分に区分され、夫々、対応する４ビ・ノド演算器ＡＬ［
Ｊ］に振り分けて入力される。

なお、１０の補数形式で表現された１０進データを絶対
値表現による１０進データに変換する場合、変換対象で
ある１０の補数形式で表現された１０進データの各桁数
分は、対応桁の反転回路ＩＮＶにて反転された後、対応
桁の４ビット演算器ＡＬＵ１に入力される。この場合、
各４ビット演算器ＡＬＵ１には、他方の演算対象データ
として、“°０”が共通に入力される。そして、１桁目
に対応する４ビット演算器ＡＬＵ１にのみキャリー信号
が入力されて、加算指令が与えられる。

以上の反転処理は、次のような意義を持つ。

すなわち、上記絶対値表現への変換は、変換対象データ
（１０進数）に対する９の補数に“１”を加算すること
で実現されるが、この１０進加算を行うに際して、加算
結果が１０以上になる場合は、必ず４ビット演算器ＡＬ
Ｕ１から１６進数対応のキャリー信号が発生するように
して、１０進桁上げを上記１６進数対応のキャリー信号
だけで行えるようにするための前処理として行われる。

すなわち、加算結果が１０以上になる場合に、必ず４ビ
ット演算器ＡＬＵ１から１６進数対応のキャリー信号が
発生するようにするためには、１６進法と１０進法との
基数（ラディックス）の差である６”を加算対象データ
に予め加えておくことで実現できるが、上記９の補数に
“６”を加えることは°“１”の補数を求めることに他
ならない、そこで、この“１”の補数を求めるための反
転処理を行い、実質的に９の補数に６”加えることとし
た。

＋１０加算回路ＡＤＤは、＋６された９の補数を用いて
加算処理を行った結果、キャリー信号が発生しない桁で
は、４ビット演算器ＡＬＵ１による加算結果が論理演算
値よりも°°６“°だけ大きくなるため、キャリー信号
が発生しない場合に、４ビット演算器ＡＬＵ１での加算
結果に°１０“°を加算して（１６進数では′°６”を
減算することに等しい）、正しく修正する回路である。

この＋１０加算回路ＡＤＤは、キャリー信号が発生した
場合は、４ビット演算器ＡＬＵ１での加算結果をそのま
ま出力する。

なお５４桁以上の１０進データを演算する場合は、４つ
の４ビット演算器ＡＬＵ１等をサイクリックに活用する
９例えば、８桁の１０進データを演算する場合は、１桁
目から４桁目までの演算を、夫々対応する桁の４ビット
演算器ＡＬＵＩにて行い、その後、５桁目、６桁目、７
桁目、８桁目の演算は、夫々、１桁目、２桁目、３桁目
、４桁目の４ビット演算器ＡＬＵＩにて行われる。この
場合、１桁目から４桁目までの演算を行った際に４桁目
の４ビット演算器ＡＬＵ１にて発生したキャリー信号は
、２順目の演算を行うに先立って、５桁目の演算を行う
１桁目に対応する４ビット演算器ＡＬＵ１に入力される
。

次に、絶対値表現への変換動作を具体例で説明する。

例えば、１０の補数形式で表現された１０進デーダ“９
７７８　”を、絶対値表現による１０進データ“’０２
２２“に変換する場合、変換対象である’９７７８“の
各桁数分“９′°　　“′７”“７”“８“は、夫々対
応する桁の反転口１ＩＮＶに入力されて反転され、その
反転結果である′６′。

“８゛°、８”　　°′７°°が夫々対応桁の４ビット
演算器ＡＬＵＩに入力される（第２図■参照）。

この場合、各４ビット演算器ＡＬＬＪ１には、もう一方
の演算データとして°’ｏｏｏｏ”が共通入力され、１
桁目の４ビット演算器ＡＬＵ１には、更にキャリー信号
も入力される。そして、加算指令が与えられると、１桁
目の４ビット演算器ＡＬＵ１では、入力されたキャリー
信号に基づいて、上記入力データの他に１′′をも加算
対象データとして取り扱う（第２図■参照）、この結果
、各４ビット演算器ＡＬＵ１での加算結果は、夫々、”
　６　”、′８゛、“８゛、“′８“となる（第２図■
参照）。

この場合、各加算結果は全て１６以下であるので、いず
れの４ビット演算器ＡＬＵｌも、キャリー信号を発生せ
ず、上記加算結果は、論理的に正しい変換結果”　０２
２２　”に比べ、＋６補正した分だけ大きくなっている
。

そこで、各桁対応の」−１０加算回路ＡＤＤは、上記加
算結果に対して“１０”を加算することにより実質的に
−６再補正しく第２図■参照）、その再補正結果″′０
”、“２”、“、“２”を絶対値表現データとして出力
する（第２図■参照）このように、１０進桁上げは４ビ
ット演算器ＡＬＵＩからのキャリー信号だけに基づいて
実行されるので、従来のように、キャリー信号が発生し
ない場合でも、その都度、各４ビット演算器ＡＬＵ１で
の加算結果が１０以上であるか否かをチエツクし、１０
以上の場合に別のキャリー信号を改めて発生させる必要
がなくなり、演算スピードをアップすることができる。

また、反転入力用のインバータを付加するだけで目的を
達成でき、コスト的にもほとんど影響をうけない。

次に、第２実施例を第３図ないし第５図を参照しながら
説明する。

第３図は第２実施例による演算装置のブロック構成図で
ある。この第２実施例の構成、機能は、第１実施例と共
通する部分が多いので、相違点のみを簡単に説明する。

第１実施例と相違する点は、各４ビット演算器ＡＬＵ２
が桁上げ先読み機能を有すると共に、桁上げ発生回路３
が設けられ、これらによって高速桁上げが実行される点
である。

すなわち、各４ビット演算器ＡＬＵ２は、第４図に示し
たようなゲートアレイからなる桁上げ先読部ＬＡＣを有
している。この桁上げ先読部ＬＡＣは、入力された２つ
の加算対象データに基づいて、信号Ｇと信号Ｐを生成し
、桁上げ発生回路３に出力する。これら信号の出力は、
各桁とも同時に行われる。ここで、信号Ｇは、下位桁か
らのキャリー信号が無くても演算対象データの加算だけ
でキャリー信号が発生ずる場合の桁上げを示し、発生桁
上げと呼ばれるものである。また、信号Ｐは、下位桁か
らのキャリー信号が有るときにキャリー信号が発生する
場合に対応している。

桁上げ発生回Ｂ３は、第５図に示したようなゲートアレ
イにより構成され、各桁対応の４ビット演算器ＡＬＵ２
の桁上番ヂ先読部ＬＡＣからの信号Ｇ、信号Ｐ等に基づ
いて、各桁のキャリー信号Ｃ１〜Ｃ４を発生し、夫々、
対応する桁の＋１０加算回路ＡＤＤ２に出力する。すな
わち、第５図から明らかなように、 Ｃ１＝ＧＯ＋ＰＯ−ＣＯ−・・・・・・・・（１）Ｃ２
＝Ｇ１＋Ｐｌ・Ｃ１−・・・・・・・・（２）Ｃ３＝Ｇ
２＋Ｐ２・Ｃ２・・・・・・・・・（３）Ｃ４＝Ｇ３＋
Ｐ３・Ｃ３−・・・・・・・・（４）なる論理式で求め
られる。各式中の“’ＰＯ・ＣＯ°′パＰ１・Ｃ］パ’
Ｐ２・Ｃ２”Ｐ３・Ｃ３“は、下位桁からのキャリー信
号が有る場合に行われる桁上げを示し、伝搬桁上けと呼
ばれるものである。

これらキャリー信号Ｃ１〜Ｃ４も同時に発生・出力され
る。すなわち、２桁目以降のキャリー信号Ｃ２〜Ｃ４も
、１桁目のキャリー信号Ｃ１と同時に発生される。

従って、２桁目以降の加算結果は、１桁目の加算結果が
確定するのと同時に確定され、第１実施例の場合のよう
に逐次的に確定していく必要はないので、更にスピード
アップされる。

この発明は、上記実施例に限定されることなく、例えば
、４つ以上の４ビット演算器を備えた演算装置に適用す
ることも可能である。

「発明の効果」 この発明によれは、１０の補数形式で表現された１０進
数テータを、絶対値表現による１０進数データに変換す
るための加算処理を４ビット演算器により行うに際して
、４ビット演算器からの１６進数対応のキャリー信号な
けて１０進桁上げを制御でき、演算スピードを大巾にア
ップすることが可能となる。

【図面の簡単な説明】

第１図は第１の実施例のブロック構成図、第２図は加算
動作を具体的に説明するための図、第３図は第２の実施
例のプロ・ツク構成図、第・１図は第３図における桁上
げ先読み部の構成図、第５図は第３図における桁上げ発
生回路の構成図である。 ＡＬＵ　１　。 ＡＬＵ２・・・４ビット演算器、 ＮＶ ・・・反転回路、 ＡＤＤ・・・＋１０加算回路。

Claims (1)

1. 【特許請求の範囲】 １０進数の各桁に対応して設けられた複数の４ビット演
   算器を有し、各４ビット演算器にて発生したキャリー信
   号を上位桁対応の４ビット演算器に伝搬しながら１０進
   数演算を行う演算装置において、 １０の補数形式で表現された１０進数データを、絶対値
   表現による１０進数データに変換するに当たり、上記１
   ０の補数形式で表現された１０進数データの各桁に対応
   する４ビットのデータ成分を夫々反転して補正する補正
   回路と、 上記４ビット演算器の夫々に、“０”、及び上記補正回
   路にて補正された対応する桁の４ビットの補正データが
   入力され、さらに１桁目に対応する４ビット演算器に対
   してはキャリー信号が入力されて加算指示が行われたと
   き、この加算指示に基づく加算処理によりキャリー信号
   が発生した桁については、その加算結果の値を出力し、
   キャリー信号が発生しなかった桁については、加算結果
   から“６”を減算した値を出力する出力回路と、を備え
   たことを特徴とする演算装置。