JPH07114454A - 乗算回路および乗算方法 - Google Patents
乗算回路および乗算方法Info
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- JPH07114454A JPH07114454A JP5280393A JP28039393A JPH07114454A JP H07114454 A JPH07114454 A JP H07114454A JP 5280393 A JP5280393 A JP 5280393A JP 28039393 A JP28039393 A JP 28039393A JP H07114454 A JPH07114454 A JP H07114454A
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Abstract
(57)【要約】
【目的】 従来に比して高速な丸め乗算処理を行うこと
ができる乗算回路および乗算方法を実現する。 【構成】 部分積の加算過程において、エクスクルーシ
ブオア回路６０が同時に乗算結果Ｃ＝Ａ×Ｂの正負の判
定を行い、その判定結果ＳＧＮに応じてセレクタ５０が
定数「１０００」あるいは「０１１１」を選択して加算
器３０に供給するようにし、これにより、最終段が２入
力１出力の加算器４０で構成されるため、従来に比して
より高速な丸め乗算処理が可能になる。
ができる乗算回路および乗算方法を実現する。 【構成】 部分積の加算過程において、エクスクルーシ
ブオア回路６０が同時に乗算結果Ｃ＝Ａ×Ｂの正負の判
定を行い、その判定結果ＳＧＮに応じてセレクタ５０が
定数「１０００」あるいは「０１１１」を選択して加算
器３０に供給するようにし、これにより、最終段が２入
力１出力の加算器４０で構成されるため、従来に比して
より高速な丸め乗算処理が可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、画像圧縮ＤＣ
Ｔ等のディジタル信号処理に用いて好適な乗算回路およ
び乗算方法に関する。
Ｔ等のディジタル信号処理に用いて好適な乗算回路およ
び乗算方法に関する。
【０００２】
【従来の技術】図３は、２の補数表現ｍ＋１ビットの被
乗数データＡ（Ａｍ，Ａｍ−１，．．，Ａ１，Ａ０）
と、２の補数表現６ビットの乗数Ｂ（Ｂ５，．．，Ｂ
１，Ｂ０）とを乗算し、乗算結果の下位４ビットを丸め
て出力ｄを発生する乗算回路の構成を示す回路図であ
る。この図において、１０〜１５はアンド回路、２０〜
２６は係数乗算器、１３０〜１３３および１４０は加算
器、２００は加算器１４０の出力Ｃの下位４ビットを丸
め演算して出力ｄを発生する丸め回路である。
乗数データＡ（Ａｍ，Ａｍ−１，．．，Ａ１，Ａ０）
と、２の補数表現６ビットの乗数Ｂ（Ｂ５，．．，Ｂ
１，Ｂ０）とを乗算し、乗算結果の下位４ビットを丸め
て出力ｄを発生する乗算回路の構成を示す回路図であ
る。この図において、１０〜１５はアンド回路、２０〜
２６は係数乗算器、１３０〜１３３および１４０は加算
器、２００は加算器１４０の出力Ｃの下位４ビットを丸
め演算して出力ｄを発生する丸め回路である。
【０００３】アンド回路１０〜１５の入力端子ａには、
被乗数データＡ（Ａｍ，Ａｍ−１，．．，Ａ１，Ａ０）
が入力される一方、入力端子ｂ５〜ｂ０にはそれぞれ乗
数Ｂ５〜Ｂ０が順次入力されて被乗数データＡと乗数Ｂ
０〜Ｂ５との論理積Ａ×Ｂ０、Ａ×Ｂ１、Ａ×Ｂ２、Ａ
×Ｂ３、Ａ×Ｂ４、Ａ×Ｂ５が出力される。これら部分
積は、係数乗算器２０〜２５によりシフトされ、加算器
１３０〜１３３及び１４０により加算される。但し、乗
数Ｂ５は符号ビットであり、部分積Ａ×Ｂ５は負の重み
を持っているので、加算器１３３において加算する前
に、乗算器２６により（−１）倍される。こうして６個
の部分積（Ａ×Ｂ０〜Ａ×Ｂ５）が加算されて乗算結果
Ｃ＝Ａ×Ｂが加算器１４０から出力されると、丸め回路
２００がこの乗算結果Ｃの下位４ビットを丸めて出力ｄ
を発生する。
被乗数データＡ（Ａｍ，Ａｍ−１，．．，Ａ１，Ａ０）
が入力される一方、入力端子ｂ５〜ｂ０にはそれぞれ乗
数Ｂ５〜Ｂ０が順次入力されて被乗数データＡと乗数Ｂ
０〜Ｂ５との論理積Ａ×Ｂ０、Ａ×Ｂ１、Ａ×Ｂ２、Ａ
×Ｂ３、Ａ×Ｂ４、Ａ×Ｂ５が出力される。これら部分
積は、係数乗算器２０〜２５によりシフトされ、加算器
１３０〜１３３及び１４０により加算される。但し、乗
数Ｂ５は符号ビットであり、部分積Ａ×Ｂ５は負の重み
を持っているので、加算器１３３において加算する前
に、乗算器２６により（−１）倍される。こうして６個
の部分積（Ａ×Ｂ０〜Ａ×Ｂ５）が加算されて乗算結果
Ｃ＝Ａ×Ｂが加算器１４０から出力されると、丸め回路
２００がこの乗算結果Ｃの下位４ビットを丸めて出力ｄ
を発生する。
【０００４】次に、丸め回路２００について説明する。
丸め回路２００は、加算器１４１とセレクタ１５０とか
ら構成されるものであって、乗算結果Ｃの最上位ビット
ＭＳＢ、すなわち、符号ビットの正負に応じて与えられ
る定数「１０００」あるいは「０１１１」と乗算結果Ｃ
とを加算し、その下位４ビットを除去した値を丸め値と
して出力する。以下、こうした点について説明してお
く。
丸め回路２００は、加算器１４１とセレクタ１５０とか
ら構成されるものであって、乗算結果Ｃの最上位ビット
ＭＳＢ、すなわち、符号ビットの正負に応じて与えられ
る定数「１０００」あるいは「０１１１」と乗算結果Ｃ
とを加算し、その下位４ビットを除去した値を丸め値と
して出力する。以下、こうした点について説明してお
く。
【０００５】乗算結果Ｃが「０」または「正」の場
合、即ち、乗算結果Ｃの符号ビット（ＭＳＢ）が０の場
合 この場合は、例えば、 Ｃ＝（０，０，０，．．，０，０，１，０，１，０，
０，０）＝４０ Ｃ＝（０，０，０，．．，０，０，１，０，１，０，
０，１）＝４１ Ｃ＝（０，０，０，．．，０，０，１，０，１，０，
１，０）＝４２ Ｃ＝（０，０，０，．．，０，０，１，０，１，０，
１，１）＝４３ Ｃ＝（０，０，０，．．，０，０，１，０，１，１，
０，０）＝４４ Ｃ＝（０，０，０，．．，０，０，１，０，１，１，
０，１）＝４５ Ｃ＝（０，０，０，．．，０，０，１，０，１，１，
１，０）＝４６ Ｃ＝（０，０，０，．．，０，０，１，０，１，１，
１，１）＝４７ Ｃ＝（０，０，０，．．，０，０，１，１，０，０，
０，０）＝４８ Ｃ＝（０，０，０，．．，０，０，１，１，０，０，
０，１）＝４９ Ｃ＝（０，０，０，．．，０，０，１，１，０，０，
１，０）＝５０ Ｃ＝（０，０，０，．．，０，０，１，１，０，０，
１，１）＝５１ Ｃ＝（０，０，０，．．，０，０，１，１，０，１，
０，０）＝５２ Ｃ＝（０，０，０，．．，０，０，１，１，０，１，
０，１）＝５３ Ｃ＝（０，０，０，．．，０，０，１，１，０，１，
１，０）＝５４ Ｃ＝（０，０，０，．．，０，０，１，１，０，１，
１，１）＝５５ は、全て、２．５×１６以上、３．５×１６未満である
から、丸めを行うと、 Ｄ＝（０，０，０，．．，０，０，１，１）＝３ となる。これから分かるように、乗算結果Ｃに（１，
０，０，０）を加算して、その加算結果の下位４ビット
を無視すれば良い。つまり、Ｄ＝［｛Ｃ＋（１，０，
０，０）｝の下位４ビットを無視］が丸め値となる。
合、即ち、乗算結果Ｃの符号ビット（ＭＳＢ）が０の場
合 この場合は、例えば、 Ｃ＝（０，０，０，．．，０，０，１，０，１，０，
０，０）＝４０ Ｃ＝（０，０，０，．．，０，０，１，０，１，０，
０，１）＝４１ Ｃ＝（０，０，０，．．，０，０，１，０，１，０，
１，０）＝４２ Ｃ＝（０，０，０，．．，０，０，１，０，１，０，
１，１）＝４３ Ｃ＝（０，０，０，．．，０，０，１，０，１，１，
０，０）＝４４ Ｃ＝（０，０，０，．．，０，０，１，０，１，１，
０，１）＝４５ Ｃ＝（０，０，０，．．，０，０，１，０，１，１，
１，０）＝４６ Ｃ＝（０，０，０，．．，０，０，１，０，１，１，
１，１）＝４７ Ｃ＝（０，０，０，．．，０，０，１，１，０，０，
０，０）＝４８ Ｃ＝（０，０，０，．．，０，０，１，１，０，０，
０，１）＝４９ Ｃ＝（０，０，０，．．，０，０，１，１，０，０，
１，０）＝５０ Ｃ＝（０，０，０，．．，０，０，１，１，０，０，
１，１）＝５１ Ｃ＝（０，０，０，．．，０，０，１，１，０，１，
０，０）＝５２ Ｃ＝（０，０，０，．．，０，０，１，１，０，１，
０，１）＝５３ Ｃ＝（０，０，０，．．，０，０，１，１，０，１，
１，０）＝５４ Ｃ＝（０，０，０，．．，０，０，１，１，０，１，
１，１）＝５５ は、全て、２．５×１６以上、３．５×１６未満である
から、丸めを行うと、 Ｄ＝（０，０，０，．．，０，０，１，１）＝３ となる。これから分かるように、乗算結果Ｃに（１，
０，０，０）を加算して、その加算結果の下位４ビット
を無視すれば良い。つまり、Ｄ＝［｛Ｃ＋（１，０，
０，０）｝の下位４ビットを無視］が丸め値となる。
【０００６】乗算結果Ｃの符号ビット（ＭＳＢ）が１
の場合 この場合は、例えば、 Ｃ＝（１，１，１，．．，１，１，０，０，１，０，
０，１）＝−５５ Ｃ＝（１，１，１，．．，１，１，０，０，１，０，
１，０）＝−５４ Ｃ＝（１，１，１，．．，１，１，０，０，１，０，
１，１）＝−５３ Ｃ＝（１，１，１，．．，１，１，０，０，１，１，
０，０）＝−５２ Ｃ＝（１，１，１，．．，１，１，０，０，１，１，
０，１）＝−５１ Ｃ＝（１，１，１，．．，１，１，０，０，１，１，
１，０）＝−５０ Ｃ＝（１，１，１，．．，１，１，０，０，１，１，
１，１）＝−４９ Ｃ＝（１，１，１，．．，１，１，０，１，０，０，
０，０）＝−４８ Ｃ＝（１，１，１，．．，１，１，０，１，０，０，
０，１）＝−４７ Ｃ＝（１，１，１，．．，１，１，０，１，０，０，
１，０）＝−４６ Ｃ＝（１，１，１，．．，１，１，０，１，０，０，
１，１）＝−４５ Ｃ＝（１，１，１，．．，１，１，０，１，０，１，
０，０）＝−４４ Ｃ＝（１，１，１，．．，１，１，０，１，０，１，
０，１）＝−４３ Ｃ＝（１，１，１，．．，１，１，０，１，０，１，
１，０）＝−４２ Ｃ＝（１，１，１，．．，１，１，０，１，０，１，
１，１）＝−４１ Ｃ＝（１，１，１，．．，１，１，０，１，１，０，
０，０）＝−４０ は、全て、−２．５×１６以下、−３．５×１６を越え
ているから、丸めを行うと、 Ｄ＝（１，１，１，．．，１，１，０，１）＝−３ となる。これから分かるように、Ｃに（０，１，１，
１）を加算して、その加算結果の下位４ビットを無視す
れば良い。つまり、Ｄ＝［｛Ｃ＋（０，１，１，１）｝
の下位４ビットを無視］が丸め値となる。
の場合 この場合は、例えば、 Ｃ＝（１，１，１，．．，１，１，０，０，１，０，
０，１）＝−５５ Ｃ＝（１，１，１，．．，１，１，０，０，１，０，
１，０）＝−５４ Ｃ＝（１，１，１，．．，１，１，０，０，１，０，
１，１）＝−５３ Ｃ＝（１，１，１，．．，１，１，０，０，１，１，
０，０）＝−５２ Ｃ＝（１，１，１，．．，１，１，０，０，１，１，
０，１）＝−５１ Ｃ＝（１，１，１，．．，１，１，０，０，１，１，
１，０）＝−５０ Ｃ＝（１，１，１，．．，１，１，０，０，１，１，
１，１）＝−４９ Ｃ＝（１，１，１，．．，１，１，０，１，０，０，
０，０）＝−４８ Ｃ＝（１，１，１，．．，１，１，０，１，０，０，
０，１）＝−４７ Ｃ＝（１，１，１，．．，１，１，０，１，０，０，
１，０）＝−４６ Ｃ＝（１，１，１，．．，１，１，０，１，０，０，
１，１）＝−４５ Ｃ＝（１，１，１，．．，１，１，０，１，０，１，
０，０）＝−４４ Ｃ＝（１，１，１，．．，１，１，０，１，０，１，
０，１）＝−４３ Ｃ＝（１，１，１，．．，１，１，０，１，０，１，
１，０）＝−４２ Ｃ＝（１，１，１，．．，１，１，０，１，０，１，
１，１）＝−４１ Ｃ＝（１，１，１，．．，１，１，０，１，１，０，
０，０）＝−４０ は、全て、−２．５×１６以下、−３．５×１６を越え
ているから、丸めを行うと、 Ｄ＝（１，１，１，．．，１，１，０，１）＝−３ となる。これから分かるように、Ｃに（０，１，１，
１）を加算して、その加算結果の下位４ビットを無視す
れば良い。つまり、Ｄ＝［｛Ｃ＋（０，１，１，１）｝
の下位４ビットを無視］が丸め値となる。
【０００７】従って、加算器１４１の一方の入力端子に
乗算結果Ｃを入力すると共に、当該乗算結果Ｃの符号ビ
ット（ＭＳＢ）の値に応じて「１０００」あるいは「０
１１１」をセレクタ１５０で選択し、選択した値を加算
器１４１の他方の入力端子に入力することで、Ｃが０ま
たは正の場合には、Ｄ＝［｛Ｃ＋（１，０，０，０）｝
の下位４ビットを無視］の丸め値が求まり、Ｃが負の場
合にはＤ＝［｛Ｃ＋（０，１，１，１）｝の下位４ビッ
トを無視］の丸め値が求まる。
乗算結果Ｃを入力すると共に、当該乗算結果Ｃの符号ビ
ット（ＭＳＢ）の値に応じて「１０００」あるいは「０
１１１」をセレクタ１５０で選択し、選択した値を加算
器１４１の他方の入力端子に入力することで、Ｃが０ま
たは正の場合には、Ｄ＝［｛Ｃ＋（１，０，０，０）｝
の下位４ビットを無視］の丸め値が求まり、Ｃが負の場
合にはＤ＝［｛Ｃ＋（０，１，１，１）｝の下位４ビッ
トを無視］の丸め値が求まる。
【０００８】加算器１３０〜１３３は図４に示すよう
に、３入力２出力の加算器であり、また加算器１４０、
１４１は図６に示すように２入力１出力の加算器から構
成されている。図４に示した３入力２出力の具体的な構
成を図５に示す。この図に示す通り、３入力２出力の加
算器では、３個の入力信号Ｐ、Ｑ、Ｒの同じ桁に対応す
る各ビットがそれぞれ全加算器ＦＡ０〜ＦＡｎにより加
算され、その出力結果は、出力端子Ｓｕｍとキャリアウ
ト端子Ｃｏｕｔの２つの信号として取り出される。即
ち、加算結果１桁あたり２本の信号という冗長な形式で
出力される。このように、３入力２出力の加算器では、
計算過程においてキャリの伝搬が起こらないので、高速
な加算が可能となる。この出力（加算結果）を通常の２
の補数表現に直すためには、２入力１出力の加算器が必
要である。
に、３入力２出力の加算器であり、また加算器１４０、
１４１は図６に示すように２入力１出力の加算器から構
成されている。図４に示した３入力２出力の具体的な構
成を図５に示す。この図に示す通り、３入力２出力の加
算器では、３個の入力信号Ｐ、Ｑ、Ｒの同じ桁に対応す
る各ビットがそれぞれ全加算器ＦＡ０〜ＦＡｎにより加
算され、その出力結果は、出力端子Ｓｕｍとキャリアウ
ト端子Ｃｏｕｔの２つの信号として取り出される。即
ち、加算結果１桁あたり２本の信号という冗長な形式で
出力される。このように、３入力２出力の加算器では、
計算過程においてキャリの伝搬が起こらないので、高速
な加算が可能となる。この出力（加算結果）を通常の２
の補数表現に直すためには、２入力１出力の加算器が必
要である。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来の乗算回路において用いられる２入力１出力の加算器
（図６参照）は、図７に示す通り、２個の入力信号Ｘ、
Ｙの同じ桁に対応する各ビットがそれぞれ全加算器ＦＡ
００〜ＦＡ０ｎにより加算される。この計算過程におい
てキャリは、下位側の全加算器から上位側の全加算器へ
伝搬されることによって、Ｚ＝Ｘ＋Ｙが計算されるよう
になっており、これはキャリリップル加算と言われてい
る。この他にも、キャリルックアヘッド加算やキャリセ
レクト加算などもあるが、いずれの方式においても下位
側から上位側へのキャリの伝搬がなされる。したがっ
て、２入力１出力の加算器は、上述した３入力２出力の
加算器に比べ処理が遅い。
来の乗算回路において用いられる２入力１出力の加算器
（図６参照）は、図７に示す通り、２個の入力信号Ｘ、
Ｙの同じ桁に対応する各ビットがそれぞれ全加算器ＦＡ
００〜ＦＡ０ｎにより加算される。この計算過程におい
てキャリは、下位側の全加算器から上位側の全加算器へ
伝搬されることによって、Ｚ＝Ｘ＋Ｙが計算されるよう
になっており、これはキャリリップル加算と言われてい
る。この他にも、キャリルックアヘッド加算やキャリセ
レクト加算などもあるが、いずれの方式においても下位
側から上位側へのキャリの伝搬がなされる。したがっ
て、２入力１出力の加算器は、上述した３入力２出力の
加算器に比べ処理が遅い。
【００１０】このように従来の乗算回路では、処理時間
の遅い２入力１出力の加算器１４０、１４１を使用する
ことから、回路全体の処理速度を高速に動作させること
ができないという問題がある。そこで本発明は、従来に
比して高速な丸め乗算処理を行うことができる乗算回路
および乗算方法を提供することを目的としている。
の遅い２入力１出力の加算器１４０、１４１を使用する
ことから、回路全体の処理速度を高速に動作させること
ができないという問題がある。そこで本発明は、従来に
比して高速な丸め乗算処理を行うことができる乗算回路
および乗算方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、被乗数データと乗
数データとを乗算した結果に丸め演算を施して丸め乗算
値を出力する乗算回路において、前記被乗数データの符
号ビットと前記乗数データの符号ビットとの排他的論理
和に応じて丸め用の加算データを発生する丸め値発生手
段を具備することを特徴としている。また、請求項２に
記載の発明によれば、前記被乗数データと前記乗数デー
タとにより生成される部分積に前記丸め用の加算データ
を加算する丸め加算手段を備えることを特徴としてい
る。
め、請求項１に記載の発明によれば、被乗数データと乗
数データとを乗算した結果に丸め演算を施して丸め乗算
値を出力する乗算回路において、前記被乗数データの符
号ビットと前記乗数データの符号ビットとの排他的論理
和に応じて丸め用の加算データを発生する丸め値発生手
段を具備することを特徴としている。また、請求項２に
記載の発明によれば、前記被乗数データと前記乗数デー
タとにより生成される部分積に前記丸め用の加算データ
を加算する丸め加算手段を備えることを特徴としてい
る。
【００１２】さらに、請求項３に記載の発明にあって
は、被乗数データと乗数データとを乗算した結果に丸め
演算を施して丸め乗算値を出力する乗算方法において、
前記被乗数データの符号ビットと前記乗数データの符号
ビットとの排他的論理和に応じて丸め用の加算データを
発生することを特徴としている。また、請求項４に記載
の発明では、前記被乗数データと前記乗数データとによ
り生成される部分積に前記丸め用の加算データを加算す
ることを特徴としている。
は、被乗数データと乗数データとを乗算した結果に丸め
演算を施して丸め乗算値を出力する乗算方法において、
前記被乗数データの符号ビットと前記乗数データの符号
ビットとの排他的論理和に応じて丸め用の加算データを
発生することを特徴としている。また、請求項４に記載
の発明では、前記被乗数データと前記乗数データとによ
り生成される部分積に前記丸め用の加算データを加算す
ることを特徴としている。
【００１３】
【作用】本発明では、丸め値発生手段が被乗数データの
符号ビットと前記乗数データの符号ビットとの排他的論
理和に応じて丸め用の加算データを発生するから、最終
段が２入力１出力の加算器１つで構成でき、この結果、
従来に比してより高速な丸め乗算処理が可能になる。
符号ビットと前記乗数データの符号ビットとの排他的論
理和に応じて丸め用の加算データを発生するから、最終
段が２入力１出力の加算器１つで構成でき、この結果、
従来に比してより高速な丸め乗算処理が可能になる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は、本発明の一実施例である乗算回路
の構成を示す回路図であり、図３に示す各部と共通する
部分には同一の番号を付し、その説明を省略する。この
図に示す乗算器が図３に示した従来のものと異なる点
は、部分積の加算過程において、エクスクルーシブオア
回路６０が同時に乗算結果Ｃ＝Ａ×Ｂの正負の判定を行
い、その判定結果ＳＧＮに応じてセレクタ５０が定数
「１０００」あるいは「０１１１」を選択して加算器３
０に供給するようにし、これにより、最終段が２入力１
出力の加算器４０で構成されるため、従来に比してより
高速な丸め乗算処理が可能になる。以下、こうした点に
ついて説明する。
て説明する。図１は、本発明の一実施例である乗算回路
の構成を示す回路図であり、図３に示す各部と共通する
部分には同一の番号を付し、その説明を省略する。この
図に示す乗算器が図３に示した従来のものと異なる点
は、部分積の加算過程において、エクスクルーシブオア
回路６０が同時に乗算結果Ｃ＝Ａ×Ｂの正負の判定を行
い、その判定結果ＳＧＮに応じてセレクタ５０が定数
「１０００」あるいは「０１１１」を選択して加算器３
０に供給するようにし、これにより、最終段が２入力１
出力の加算器４０で構成されるため、従来に比してより
高速な丸め乗算処理が可能になる。以下、こうした点に
ついて説明する。
【００１５】図１に示す乗算回路は、図３に示す従来例
と同様に、２の補数表現ｍ＋１ビットの被乗数データＡ
（Ａｍ，Ａｍ−１，．．，Ａ１，Ａ０）と、２の補数表
現６ビットの乗数Ｂ（Ｂ５，．．，Ｂ１，Ｂ０）とを乗
算し、乗算結果の下位４ビットを丸めて出力ｄを発生す
るものである。まず、入力端子ａから被乗数データＡ
（Ａｍ，Ａｍ−１，．．，Ａ１，Ａ０）が入力されると
共に、入力端子ｂ５〜ｂ０にそれぞれ乗数Ｂ５〜Ｂ０が
入力されると、従来と同様にして、部分積Ａ×Ｂ０、Ａ
×Ｂ１、Ａ×Ｂ２、Ａ×Ｂ３、Ａ×Ｂ４、Ａ×Ｂ５が、
アンド回路１０〜１５から出力される。これら部分積
は、シフト回路２０〜２５によりシフトされ、加算器３
０〜３４により加算される。但し、Ｂ５は符号ビットで
あり、部分積Ａ×Ｂ５は負の重みを持っているので、加
算器３４において加算する前に、（−１）倍回路２６に
おいて（−１）倍している。
と同様に、２の補数表現ｍ＋１ビットの被乗数データＡ
（Ａｍ，Ａｍ−１，．．，Ａ１，Ａ０）と、２の補数表
現６ビットの乗数Ｂ（Ｂ５，．．，Ｂ１，Ｂ０）とを乗
算し、乗算結果の下位４ビットを丸めて出力ｄを発生す
るものである。まず、入力端子ａから被乗数データＡ
（Ａｍ，Ａｍ−１，．．，Ａ１，Ａ０）が入力されると
共に、入力端子ｂ５〜ｂ０にそれぞれ乗数Ｂ５〜Ｂ０が
入力されると、従来と同様にして、部分積Ａ×Ｂ０、Ａ
×Ｂ１、Ａ×Ｂ２、Ａ×Ｂ３、Ａ×Ｂ４、Ａ×Ｂ５が、
アンド回路１０〜１５から出力される。これら部分積
は、シフト回路２０〜２５によりシフトされ、加算器３
０〜３４により加算される。但し、Ｂ５は符号ビットで
あり、部分積Ａ×Ｂ５は負の重みを持っているので、加
算器３４において加算する前に、（−１）倍回路２６に
おいて（−１）倍している。
【００１６】本発明においては、部分積の加算過程にお
いて、丸め用の加算（Ｃ＝Ａ×Ｂが０または正の場合
（１，０，０，０）の加算、Ｃ＝Ａ×Ｂが負の場合
（０，１，１，１）の加算）を同時に行っている。エク
スクルーシブ回路６０は、乗算結果Ｃの正負の判定を行
い、その判定結果ＳＧＮ）に応じてセレクタ５０が乗数
「１０００」または「０１１１」を選択し、その値を加
算器３０に供給する。
いて、丸め用の加算（Ｃ＝Ａ×Ｂが０または正の場合
（１，０，０，０）の加算、Ｃ＝Ａ×Ｂが負の場合
（０，１，１，１）の加算）を同時に行っている。エク
スクルーシブ回路６０は、乗算結果Ｃの正負の判定を行
い、その判定結果ＳＧＮ）に応じてセレクタ５０が乗数
「１０００」または「０１１１」を選択し、その値を加
算器３０に供給する。
【００１７】乗算結果Ｃ＝Ａ×Ｂが０または正となる場
合は、「Ａ＝０または正、かつ、Ｂ＝０または正」、ま
たは、「Ａ＝負、かつ、Ｂ＝負」である。即ち、「Ａｍ
（Ａの符号ビット）＝０かつ、Ｂ５（Ｂの符号ビット）
＝０」、または、「Ａｍ（Ａの符号ビット）＝１かつ、
Ｂ５（Ｂの符号ビット）＝１」である。従って、Ａｍと
Ｂ５のＥＯＲ（エクスクルーシブオア）の値ＳＧＮが０
のときは、丸め用として、（１，０，０，０）を加算す
れば良い。すなわち、加算器３０〜３４により、Ａ×Ｂ
の部分積（Ａ×Ｂ０〜Ａ×Ｂ５）と（１，０，０，０）
が加算され、加算器３４から１桁あたり２本の信号とい
う冗長な形式で出力される。この冗長な形式は、加算器
４０において通常の２の補数表現に変換され、下位４ビ
ットが無視されて、出力端子ｄから出力される。
合は、「Ａ＝０または正、かつ、Ｂ＝０または正」、ま
たは、「Ａ＝負、かつ、Ｂ＝負」である。即ち、「Ａｍ
（Ａの符号ビット）＝０かつ、Ｂ５（Ｂの符号ビット）
＝０」、または、「Ａｍ（Ａの符号ビット）＝１かつ、
Ｂ５（Ｂの符号ビット）＝１」である。従って、Ａｍと
Ｂ５のＥＯＲ（エクスクルーシブオア）の値ＳＧＮが０
のときは、丸め用として、（１，０，０，０）を加算す
れば良い。すなわち、加算器３０〜３４により、Ａ×Ｂ
の部分積（Ａ×Ｂ０〜Ａ×Ｂ５）と（１，０，０，０）
が加算され、加算器３４から１桁あたり２本の信号とい
う冗長な形式で出力される。この冗長な形式は、加算器
４０において通常の２の補数表現に変換され、下位４ビ
ットが無視されて、出力端子ｄから出力される。
【００１８】一方、乗算結果Ｃ＝Ａ×Ｂが負となるの
は、「Ａ＝０または正、かつ、Ｂ＝負」、または、「Ａ
＝負、かつ、Ｂ＝０または正」である。即ち、「Ａｍ
（Ａの符号ビット）＝０かつ、Ｂ５（Ｂの符号ビット）
＝１」、または、「Ａｍ（Ａの符号ビット）＝１かつ、
Ｂ５（Ｂの符号ビット）＝０」である。従って、Ａｍと
Ｂ５のＥＯＲの値ＳＧＮが１のときは、丸め用として、
（０，１，１，１）を加算すれば良い。すなわち、加算
器３０〜３４により、Ａ×Ｂの部分積（Ａ×Ｂ０〜Ａ×
Ｂ５）と（０，１，１，１）が加算され、加算器３４か
ら１桁あたり２本の信号という冗長な形式で出力され
る。この冗長な形式は、加算器４０において通常の２の
補数表現に変換され、下位４ビットが無視されて、出力
端子ｄから出力される。
は、「Ａ＝０または正、かつ、Ｂ＝負」、または、「Ａ
＝負、かつ、Ｂ＝０または正」である。即ち、「Ａｍ
（Ａの符号ビット）＝０かつ、Ｂ５（Ｂの符号ビット）
＝１」、または、「Ａｍ（Ａの符号ビット）＝１かつ、
Ｂ５（Ｂの符号ビット）＝０」である。従って、Ａｍと
Ｂ５のＥＯＲの値ＳＧＮが１のときは、丸め用として、
（０，１，１，１）を加算すれば良い。すなわち、加算
器３０〜３４により、Ａ×Ｂの部分積（Ａ×Ｂ０〜Ａ×
Ｂ５）と（０，１，１，１）が加算され、加算器３４か
ら１桁あたり２本の信号という冗長な形式で出力され
る。この冗長な形式は、加算器４０において通常の２の
補数表現に変換され、下位４ビットが無視されて、出力
端子ｄから出力される。
【００１９】「Ａ＝０、かつ、Ｂ＝負」、または、「Ａ
＝負、かつ、Ｂ＝０」のときは、Ｃ＝Ａ×Ｂ＝０である
が、上述の回路ではＣが負の場合と判定してしまい、丸
め用に（０，１，１，１）が加算されてしまう。即ち、
Ａ×Ｂ＋（０，１，１，１）が計算されてしまう。しか
し、Ａ×Ｂ＝０であるから、Ａ×Ｂ＋（０，１，１，
１）＝（０，０，０，．．，０，０，０，０，０，１，
１，１）であり、下位４ビットを無視すれば０となるの
で、正しい丸め結果が出力されることになる。こうした
場合分けの結果を図２に例示しておく。
＝負、かつ、Ｂ＝０」のときは、Ｃ＝Ａ×Ｂ＝０である
が、上述の回路ではＣが負の場合と判定してしまい、丸
め用に（０，１，１，１）が加算されてしまう。即ち、
Ａ×Ｂ＋（０，１，１，１）が計算されてしまう。しか
し、Ａ×Ｂ＝０であるから、Ａ×Ｂ＋（０，１，１，
１）＝（０，０，０，．．，０，０，０，０，０，１，
１，１）であり、下位４ビットを無視すれば０となるの
で、正しい丸め結果が出力されることになる。こうした
場合分けの結果を図２に例示しておく。
【００２０】図１において、判定結果ＳＧＮによってセ
レクタ５０を切り替えて、加算器３０へ（１，０，０，
０）または（０，１，１，１）を入力することで、丸め
用の加算データを加算している。これは、図示省略した
反転回路にＳＧＮを入力させて、ＸＳＧＮ（ＳＧＮの反
転した値）を作成し、（ＸＳＧＮ，ＳＧＮ，ＳＧＮ，Ｓ
ＧＮ）という４ビットの信号を直接に加算器３０に入力
することでも、丸め用の加算データを加算できる。この
とき、セレクタ５０は不要となる。
レクタ５０を切り替えて、加算器３０へ（１，０，０，
０）または（０，１，１，１）を入力することで、丸め
用の加算データを加算している。これは、図示省略した
反転回路にＳＧＮを入力させて、ＸＳＧＮ（ＳＧＮの反
転した値）を作成し、（ＸＳＧＮ，ＳＧＮ，ＳＧＮ，Ｓ
ＧＮ）という４ビットの信号を直接に加算器３０に入力
することでも、丸め用の加算データを加算できる。この
とき、セレクタ５０は不要となる。
【００２１】従来、Ｃの正負の判定のために、２入力１
出力の加算器１４０で冗長な形式から通常の２の補数表
現に変換する加算を行い、その出力結果であるＣの符号
ビットを使用していた。そのため、計算時間の遅い２入
力１出力の加算器を２つ（図２の１４０、１４１）使っ
ていたが、本発明によれば、上述したように、乗算結果
Ｃの正負の判定を被乗数Ａの符号ビットＡｍと乗数Ｂの
符号ビットＢ５とから直接求めているので、２入力１出
力の加算器は最終段に１つ（加算器４０）で済む。従っ
て、従来よりも高速な丸め乗算処理が可能になる訳であ
る。
出力の加算器１４０で冗長な形式から通常の２の補数表
現に変換する加算を行い、その出力結果であるＣの符号
ビットを使用していた。そのため、計算時間の遅い２入
力１出力の加算器を２つ（図２の１４０、１４１）使っ
ていたが、本発明によれば、上述したように、乗算結果
Ｃの正負の判定を被乗数Ａの符号ビットＡｍと乗数Ｂの
符号ビットＢ５とから直接求めているので、２入力１出
力の加算器は最終段に１つ（加算器４０）で済む。従っ
て、従来よりも高速な丸め乗算処理が可能になる訳であ
る。
【００２２】乗算器として、Ｂｏｏｔｈのアルゴリズム
を用いた乗算器や、部分積の加算順番を最適にするＷａ
ｌｌａｃｅ方式を用いた乗算器などがあるが、本発明は
このような乗算器にも適用できることは言うまでもな
い。さらに、被乗数あるいは乗数のいずれか一方が常に
正であることが保証されていれば、他方の数の符号ビッ
トのみでＣの正負の判定ができるので、直接にその符号
ビットをセレクタ５０の選択信号（図１のＳＧＮ）とし
て使用しても良い。逆に、被乗数あるいは乗数のいずれ
か一方が常に負であることが保証されていれば、他方の
数の符号ビットのみでＣの正負の判定ができるので、そ
の符号ビットの反転値をセレクタ５０の選択信号（図１
のＳＧＮ）として使用しても良い。
を用いた乗算器や、部分積の加算順番を最適にするＷａ
ｌｌａｃｅ方式を用いた乗算器などがあるが、本発明は
このような乗算器にも適用できることは言うまでもな
い。さらに、被乗数あるいは乗数のいずれか一方が常に
正であることが保証されていれば、他方の数の符号ビッ
トのみでＣの正負の判定ができるので、直接にその符号
ビットをセレクタ５０の選択信号（図１のＳＧＮ）とし
て使用しても良い。逆に、被乗数あるいは乗数のいずれ
か一方が常に負であることが保証されていれば、他方の
数の符号ビットのみでＣの正負の判定ができるので、そ
の符号ビットの反転値をセレクタ５０の選択信号（図１
のＳＧＮ）として使用しても良い。
【００２３】
【発明の効果】本発明によれば、丸め値発生手段が被乗
数データの符号ビットと前記乗数データの符号ビットと
の排他的論理和に応じて丸め用の加算データを発生する
から、最終段が２入力１出力の加算器１つで構成でき、
この結果、従来に比して高速な丸め乗算処理を行うこと
ができる。
数データの符号ビットと前記乗数データの符号ビットと
の排他的論理和に応じて丸め用の加算データを発生する
から、最終段が２入力１出力の加算器１つで構成でき、
この結果、従来に比して高速な丸め乗算処理を行うこと
ができる。
【図１】本発明に係わる乗算回路の一実施例の構成を示
す回路図である。
す回路図である。
【図２】同実施例における乗算結果Ｃの正負判定を説明
するための図である。
するための図である。
【図３】従来例を説明するための図である。
【図４】従来例を説明するための図である。
【図５】従来例を説明するための図である。
【図６】従来例を説明するための図である。
【図７】従来例を説明するための図である。
１０〜１５ アンド回路 ２０〜２５ シフト回路 ３０〜３４ ３入力２出力構成の加算器 ４０，１４０，１４１ ２入力１出力構成の加算器 ５０，１５０ セレクタ ６０ エクスクルーシブオア回路 ２００ 丸め回路
Claims (4)
- 【請求項１】 被乗数データと乗数データとを乗算した
結果に丸め演算を施して丸め乗算値を出力する乗算回路
において、 前記被乗数データの符号ビットと前記乗数データの符号
ビットとの排他的論理和に応じて丸め用の加算データを
発生する丸め値発生手段を具備することを特徴とする乗
算回路。 - 【請求項２】 前記被乗数データと前記乗数データとに
より生成される部分積に前記丸め用の加算データを加算
する丸め加算手段を備えることを特徴とする請求項１記
載の乗算回路。 - 【請求項３】 被乗数データと乗数データとを乗算した
結果に丸め演算を施して丸め乗算値を出力する乗算方法
において、 前記被乗数データの符号ビットと前記乗数データの符号
ビットとの排他的論理和に応じて丸め用の加算データを
発生することを特徴とする乗算方法。 - 【請求項４】 前記被乗数データと前記乗数データとに
より生成される部分積に前記丸め用の加算データを加算
することを特徴とする請求項３記載の乗算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280393A JPH07114454A (ja) | 1993-10-14 | 1993-10-14 | 乗算回路および乗算方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280393A JPH07114454A (ja) | 1993-10-14 | 1993-10-14 | 乗算回路および乗算方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07114454A true JPH07114454A (ja) | 1995-05-02 |
Family
ID=17624407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5280393A Pending JPH07114454A (ja) | 1993-10-14 | 1993-10-14 | 乗算回路および乗算方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6167419A (en) * | 1997-04-01 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | Multiplication method and multiplication circuit |
-
1993
- 1993-10-14 JP JP5280393A patent/JPH07114454A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6167419A (en) * | 1997-04-01 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | Multiplication method and multiplication circuit |
| US6167420A (en) * | 1997-04-01 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | Multiplication method and multiplication circuit |
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