JPH0449266B2 - - Google Patents
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- JPH0449266B2 JPH0449266B2 JP62014231A JP1423187A JPH0449266B2 JP H0449266 B2 JPH0449266 B2 JP H0449266B2 JP 62014231 A JP62014231 A JP 62014231A JP 1423187 A JP1423187 A JP 1423187A JP H0449266 B2 JPH0449266 B2 JP H0449266B2
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- conductivity type
- thyristor
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- emitter layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
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- Thyristors (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、サイリスタとこのサイリスタのゲー
ト制御用素子とが同一半導体基板内にモノリシツ
クに形成されたゼロクロス型サイリスタに関する
もので、特に前記ゲート制御用素子にサイリスタ
を使用する新しい構造に係るものである。 （従来の技術） 一般の温度調整器或いは産業用機器の最終段パ
ワーオンオフ制御スイツチとして、ゼロクロス型
サイリスタがノイズ発生問題等の理由により使用
され始めている。サイリスタの主電極に印加され
る電圧が０電圧を横切る近傍の特定電圧範囲での
みトリガ機能が動作するゼロクロス型サイリスタ
は、そのゲート制御用素子としてバイポーラ又は
MOS構造のトランジスタ等を使用するもの（例
えば特開昭60−74678号、特開昭60−149164号）
が多い。本発明においてはサイリスタを使用する
もので、構造的には同一形状の公知例はない。 従来のゼロクロス型サイリスタの一例を第８図
を参照し、主としてその機能について説明する。 このサイリスタはゲートカソード間にMOS
FETを使用したものである。第８図ａはこのサ
イリスタの断面図で、同図ｂはその電気等価回路
図である。１は、Ｐエミツタ層３、Ｎベース層
４、Ｐベース層５及びＮエミツタ層６からなる４
層構造でＰベース層５をゲート層とする主サイリ
スタと、MOS FET駆動用電圧取出Ｐ層７とか
らなる。２はＰウエル領域８内に形成される
MOS FET９とゲート酸化膜保護用ツエナーダ
イオードDz１０からなる。Ａ，Ｋ，Ｇはこの複
合サイリスタのアノード、カソード、ゲートの各
電極端子をあらわす。次にＡ−Ｋ間に順方向電圧
（VAK＞０）を印加した状態での動作を説明する。
Ｐ層７はアノード側及びカソード側と、それぞれ
静電容量を介して結ばれているが前者の容量が非
常に大きくＰ層７の電位はアノード電位と実質的
に等しい（但し、Ｐウエル領域８とＮベース層４
との間の空乏層がVAKの増大に伴いＰ層７に接す
ると、そのときのVAK値で飽和する）。MOS
FET９のしきい値電圧を例えば5Vとする。VAK
が5V以上の場合はMOS FET９はオンし、サイ
リスタのＧ−Ｋ間は短絡され、外部からのゲート
信号はMOS FET９によりバイパスされ、サイ
リスタはトリガされない。VAKが０〜5Vでは
MOS FETはオフされサイリスタのＧ−Ｋ間短
絡は解除され、VAKが5V近傍の特定電圧範囲で
のみサイリスタはトリガされる。 （発明が解決しようとする問題点） ゼロクロス型でない従来のサイリスタで商用周
波数の交流電力をオンオフする場合、交流電圧の
高い値の位相でオンすることがしばしばある。 この時、負荷によつても異なるが、一般に突入
電流或いは過渡電圧によるノイズが発生し、
LSI，ICロジツク回路等の誤動作やラジオ、TV
のノイズ障害等の電磁障害を電子機器等に与え
る。 この問題点を解決するため前述のゼロクロス型
サイリスタが開発された。ゼロクロス型に対する
市場のニーズは大きく、その応用分野は急速に拡
大している。 本発明の目的は、ゼロクロス機能を有するサイ
リスタに対する市場のニーズに応えるため、確実
なゼロクロス機能を有すると共に生産し易い構造
の新しい方式によるゼロクロス型サイリスタを提
供することである。 ［発明の構成］ （問題点を解決するための手段と作用） 以下便宜上特許請求の範囲記載の−導電型をＮ
型、反対導電型をＰ型、第１の電極をカソード電
極、第２の電極をアノード電極として説明する。 本発明は２つの発明から成る。両発明は、従来
の縦型構造の主サイリスタと、これを駆動しゼロ
クロス機能を持たせた横型構造の駆動用サイリス
タとを、１つの半導体基板にモノリシツクに形成
したゼロクロス型サイリスタである。 即ち主発明は、Ｎ型半導体基板の第１主表面よ
りそれぞれ分離して形成される主サイリスタの第
1Pベース層、駆動用サイリスタの第2Pベース層
及び第２アノードＰエミツタ層と、第１主表面よ
りそれぞれ形成される第1Pベース層内の第１カ
ソードＮエミツタ層及び第2Pベース層内の第２
カソードＮエミツタ層と、前記Ｎ型基板の第２主
表面より形成される主サイリスタの第１アノード
Ｐエミツタ層と、第２主表面よりこの第１アノー
ドＰエミツタ層内の少なくとも第2Pベース層直
下を含む領域に形成される第3N層と、第１カソ
ードＮエミツタ層に接するカソード電極Ｋと、第
１アノードＰエミツタ層及び第3N層に接するア
ノード電極Ａと、第２アノードＰエミツタ層に接
するゲート電極Ｇとをそれぞれ設け、駆動用サイ
リスタの第２カソードＮエミツタ層と主サイリス
タの第1Pベース層とを電気的に接続したことを
特徴とするゼロクロス型サイリスタである。 尚上記構成で第１アノードＰエミツタ層と第
1Pベース層とに挾まれるＮ型基板部分は主サイ
リスタのＮベース層、又第２アノードＰエミツタ
層と第2Pベース層とに挾まれその一部が主表面
に露出するＮ型基板部分は駆動用サイリスタのＮ
ベース層となる。これにより主サイリスタは第１
主表面から第２主表面にわたるNPNP構造で第
1Pベース層をゲート層とする縦型サイリスタを
形成し、駆動用サイリスタは主サイリスタと分離
して第１主表面側に横方向にNPNP構造のサイ
リスタを形成する。駆動用サイリスタのカソード
Ｎエミツタ層は主サイリスタのＰゲート層に電気
的に接続され、駆動用サイリスタのオン電流は主
サイリスタのゲート電流となる。 駆動用サイリスタは高感度に設計され、そのア
ノード・カソード間電圧（この電圧は実質的に
VGKに等しい）が低い例えば数Ｖの電圧でブレー
クダウンオンする構造となつている。次に主サイ
リスタのアノード・カソード間の電圧VAKが、ゲ
ート・カソード間の電圧VGKより高い場合には、
第２アノードＰエミツタ層、第2Pベース層及び
第1Pベース層の各電位は、これらのＰ層と接す
るＮ型基板の電位より低く、それぞれのPN接合
は逆バイアスされる。即ち駆動用サイリスタの第
２アノードＰエミツタ層と第2Pベース層とはVAK
に起因する空乏層の介在により互いに遮断され、
駆動用サイリスタはオフ状態となり、VAK＞VGK
の場合には主サイリスタをトリガすることができ
ない。駆動用サイリスタが前記オンするときの
VGKのしきい値電圧をVthとするとVth＞VAK＞０
の場合にのみ駆動用サイリスタはトリガ機能を持
つ。これにより主サイリスタは、VAKがVthを越
えないVth近傍の特定電圧範囲にあるときゲート
信号により点弧する。 第１アノードＰエミツタ層内に設けられる前記
第3N層は寄生サイリスタ動作を防止するための
もので、横型駆動用サイリスタ形成領域の直下の
第１アノードＰエミツタ層内に形成される。 第２の発明は、主発明における横型駆動用サイ
リスタの第2Pベース層及び第２カソードＮエミ
ツタ層のそれぞれの作用を、主サイリスタの第
1Pベース層及び第１カソードＮエミツタ層の一
部分で行うようにしたものである。 即ち第２発明は、第１主表面から第２主表面に
わたる縦型のNPNP構造の主サイリスタと、主
サイリスタの第1Pベース層から分離され第１主
表面に露出している第２アノードＰエミツタ層
と、主サイリスタの第１カソードＮエミツタ層及
び第１アノードＰエミツタ層のそれぞれに、これ
と接するカソード電極Ｋ及びアノード電極Ａと、
第２アノードＰエミツタ層に接するゲート電極Ｇ
とを具備するゼロクロス型サイリスタである。又
第２アノードＰエミツタ層と第1Pベース層とに
挾まれその一部が主表面に露出するＮ型基板部分
は横型駆動用サイリスタの第2Nベース層となる。
前記構成で、第２アノードＰエミツタ層、第2N
ベース層、第1Pベース層の一部分及び第１カソ
ードＮエミツタ層はPNPN構造の横型駆動用サ
イリスタを構成する。この駆動用サイリスタは高
感度に設計され、VGK電圧の低いしきい値電圧
Vthでブレークダウンオンする構造となつている。 その作用は主発明のサイリスタとほぼ同様であ
る。即ちVAK＞VGKの場合には、駆動用サイリス
タの第２アノードＰエミツタ層と第1Pベース層
とはVAKに起因する空乏層の介在により互いに遮
断され、主サイリスタをトリガすることができな
い。Vth＞VAK＞０の場合にのみ駆動用サイリス
タはトリガ機能を持つ。 （実施例） 第１図に主発明のゼロクロス型サイリスタの一
実施例の模式的断面図を示す。Ｎ型半導体基板３
１の第１主表面１１に露出し且つ互いに分離して
第1Pベース層１４、第2Pベース層１８及び第２
アノードＰエミツタ層２０が設けられる。 又第１主表面に露出して前記第1Pベース層及
び第2Pベース層内にそれぞれ第１カソードＮエ
ミツタ層１３及び第２カソードＮエミツタ層１７
が設けられる。前記Ｎ型基板の第２主表面１２に
露出して第１アノードＰエミツタ層１６と、この
Ｐエミツタ層１６内にあつて第2Pベース層１８
に少なくとも対向する位置に形成される第3N層
２１とが設けられる。第１アノードＰエミツタ層
１６と第1Pベース層１４とに挾まれるＮ型基板
部分は主サイリスタの第1Nベース層１５、又第
２アノードＰエミツタ層２０と第2Pベース層１
８とに挾まれその一部が主表面に露出するＮ型基
板部分は駆動用サイリスタの第2Nベース層１９
となる。主サイリスタ３２は第１カソードＮエミ
ツタ層１３、第1Pベース層１４、第1Nベース層
１５及び第１アノードＰエミツタ層１６の４層か
ら構成される。又横型駆動用サイリスタ３３は、
第２カソードＮエミツタ層１７、第2Pベース層
１８、第2Nベース層１９及び第２アノードＰエ
ミツタ層２０の４層から構成される。 第１カソードＮエミツタ層に接してカソード電
極Ｋ２２、第１アノードＰエミツタ層と第3N層
とに接してアノード電極Ａ２３及び第２アノード
Ｐエミツタ層に接してゲート電極Ｇ２４がそれぞ
れ設けられる。駆動用サイリスタの第２カソード
Ｎエミツタ層１７と主サイリスタの第1Pベース
層１４とはAl等の電極配線２５により電気的に
接続される。 次に第２図を参照してこのゼロクロス型サイリ
スタの動作原理を説明する。カソード電極Ｋの電
位を基準（0V）にとり、ゲート電極とカソード
電極との間の電圧をVGK、アノード電極とカソー
ド電極との間の電圧をVAKとし、各接合の拡散電
位（Built in potential）は省略して説明する。 VAK＜VGKのときは第２図ａにおいて横型駆動
用サイリスタ３３を高感度化することによつて、
VGKがある低い電圧Vthを越えるとサイリスタ３
３がブレークダウン（即ちオン）し、細線で示し
たオン電流IG1がゲート電極２４よりサイリスタ
３３を流れる。この電流は縦型主サイリスタ３２
の第1Pベース層１４に流入し、通常のゲート電
流を流したことと同じになり、主サイリスタがオ
ン状態となる。ここでサイリスタ３３がオンする
前記しきい値電圧Vthはサイリスタ３３の各層の
形状寸法（dimension）と不純物濃度分布に依存
するもので、ほぼ自由に変えられる。この実施例
ではVth＝約2Vに設定した。 次にVAK＞VGKとなると第２図ｂに示すように、
第1Pベース層１４、第2Pベース層１８及び第２
アノードＰエミツタ層２０の電位はＮ型基板３１
の電位より低くなり、これらＰ層１４，１８，２
０とＮ型基板３１とから成るPN接合はすべて逆
バイアスされ、斜線で示すような空乏層２６が形
成される。即ち駆動用サイリスタ３３のＰエミツ
タ層とＰベース層との間に空乏層が介在するた
め、VAK＜VGKにならない限りサイリスタ３３は
オンせず、従つて主サイリスタ３２もオンしな
い。この実施例では、駆動用サイリスタの前記
Vthを2Vに設定したので、VGKが2VでVAK＜VGK
の場合は主サイリスタはオンできできる。逆に
VGK＜VAKのときは主サイリスタオンできない。
従つて例えばVAKが50Hz100Vの交流電圧である
場合、ゲート電極に大きさ2Vのゲートトリガ信
号VGKを与えても、印加したときのVAKが2V以上
の位相にあれば主サイリスタはオンせず、次の交
流周期でVAKが2V近傍の位相になつたときはじ
めて主サイリスタはオンし、確実なゼロクロス機
能を示す。 第１図に示す第3N層２１は、第１アノードＰ
エミツタ層１６、Ｎ型基板部分、第2Pベース層
１８及び第２カソードＮエミツタ層１７から成る
寄生サイリスタがオンしないように設けたもので
ある。 第３図に主発明の第２の実施例を示す。これは
主サイリスタのdv／dt耐量を高めるため通常用
いるシヨーテツドエミツタ構造としたものである
（特許請求の範囲第２項記載のサイリスタ）。 即ち主サイリスタの第１カソードＮエミツタ層
１３に接するカソード電極２２を隣接する第1P
ベース層１４表面まで延長し、カソード層１３と
ベース層１４とを電気的に短絡したものである。 第４図はこのゼロクロス型サイリスタの特性の
一例を示す概念図である。縦軸はアノード・カソ
ード間に流れる電流IAK、横軸はアノード・カソ
ード間の電圧VAKをとり、パラメータとしてVGK
を変えたものである。このサイリスタのVthは2V
で、VGK1＜VGK2＜2.0［Ｖ］とし、ラツチング直前
の波形を示したものである。 次に第２の発明のゼロクロス型サイリスタの一
実施例を第５図を参照して説明する。尚第１図と
同符号は同じ部分を表す。 Ｎ型半導体基板７１の第１主表面から互いに分
離して形成される第1Pベース層５４及びアノー
ドＰエミツタ層６０と、第１主表面から第1Pベ
ース層５４内に形成される第１カソードＮエミツ
タ層５３と、第２主表面から形成される第１アノ
ードＰエミツタ層５６とがそれぞれ設けられ、第
１カソードＮエミツタ層５３にカソード電極Ｋ２
２、第１アノードＰエミツタ層に、アノード電極
Ａ２３及び第２アノードＰエミツタ層６０にゲー
ト電極Ｇ２４がそれぞれ接して形成される。第１
アノードＰエミツタ層５６と第1Pベース層５４
に挾まれるＮ型基板部分は主サイリスタ７２の第
1Nベース層５５、又第２アノードＰエミツタ層
６０と第1Pベース層５４とに挾まれその一部が
主表面に露出するＮ型基板部分は、横型駆動用サ
イリスタ７３の第2Nベース層５９になる。 このサイリスタは構造的に主発明の縦型主サイ
リスタのＰベース層と分離して新しくＰ層６０を
設けＰ層６０にゲート電極２４を設けたものであ
る。又主サイリスタのカソードＮ層５３及びＰベ
ース層５４のそれぞれは横型駆動用サイリスタ７
３のカソードＮ層及びＰベース層を兼ねる。 このサイリスタの動作原理は主発明のサイリス
タとほぼ同じである。即ちVAK＜VGKのときは、
第６図ａに示すように、VGKがある所定電圧（し
きい値電圧Vth）を越えるとブレークダウン（タ
ーンオン）により横型駆動用サイリスタ７３がオ
ンし、細線で示した電流IG2が流れ、これにより
主サイリスタ７２がオンする。ここでVthは駆動
用サイリスタ７３の各層の形状寸法及び不純物濃
度分布に依存し、ほぼ自由に変えられる。この実
施例では約1Vに設定した。 次にVAK＞VGKとなると第６図ｂに示すように
第1Pベース層５４及び第２アノードＰエミツタ
層６０の両層とＮ型基板７１により形成される
PN接合はいずれも逆バイアスされ斜線で示す領
域に空乏層６６が形成される。これによりVAK＜
VGKにならない限り駆動用サイリスタはオンしな
いので主サイリスタもオンしない。この実施例で
はVthを1Vに設定したのでVGKが1Vのときで、
VAK＜VGKの場合は主サイリスタはオンし、又VGK
＜VAKの場合はオンしない。 第７図は第２の発明のサイリスタの特性の一例
を示す概念図である。縦軸は主サイリスタのアノ
ード・カソード間電流IAK、横軸はアノード・カ
ソード間電圧VAKで、パラメータとしてVGKを変
えたものである。Vthは1Vで、VGK1＜VGK2＜1.0V
とし、ラツチング直前の波形を示したものであ
る。 ［発明の効果］ 本発明のゼロクロス型サイリスタは、縦型構造
の主サイリスタに、これを駆動しゼロクロス機を
持たせるため横型構造の駆動用素子として新しく
サイリスタ構造を使用したもので、これにより前
に述べたように確実なゼロクロス機能が得られ、
従来方式に比し構造も簡単で生産性のよい新しい
方式のゼロクロス型サイリスタを提供することが
できた。
ト制御用素子とが同一半導体基板内にモノリシツ
クに形成されたゼロクロス型サイリスタに関する
もので、特に前記ゲート制御用素子にサイリスタ
を使用する新しい構造に係るものである。 （従来の技術） 一般の温度調整器或いは産業用機器の最終段パ
ワーオンオフ制御スイツチとして、ゼロクロス型
サイリスタがノイズ発生問題等の理由により使用
され始めている。サイリスタの主電極に印加され
る電圧が０電圧を横切る近傍の特定電圧範囲での
みトリガ機能が動作するゼロクロス型サイリスタ
は、そのゲート制御用素子としてバイポーラ又は
MOS構造のトランジスタ等を使用するもの（例
えば特開昭60−74678号、特開昭60−149164号）
が多い。本発明においてはサイリスタを使用する
もので、構造的には同一形状の公知例はない。 従来のゼロクロス型サイリスタの一例を第８図
を参照し、主としてその機能について説明する。 このサイリスタはゲートカソード間にMOS
FETを使用したものである。第８図ａはこのサ
イリスタの断面図で、同図ｂはその電気等価回路
図である。１は、Ｐエミツタ層３、Ｎベース層
４、Ｐベース層５及びＮエミツタ層６からなる４
層構造でＰベース層５をゲート層とする主サイリ
スタと、MOS FET駆動用電圧取出Ｐ層７とか
らなる。２はＰウエル領域８内に形成される
MOS FET９とゲート酸化膜保護用ツエナーダ
イオードDz１０からなる。Ａ，Ｋ，Ｇはこの複
合サイリスタのアノード、カソード、ゲートの各
電極端子をあらわす。次にＡ−Ｋ間に順方向電圧
（VAK＞０）を印加した状態での動作を説明する。
Ｐ層７はアノード側及びカソード側と、それぞれ
静電容量を介して結ばれているが前者の容量が非
常に大きくＰ層７の電位はアノード電位と実質的
に等しい（但し、Ｐウエル領域８とＮベース層４
との間の空乏層がVAKの増大に伴いＰ層７に接す
ると、そのときのVAK値で飽和する）。MOS
FET９のしきい値電圧を例えば5Vとする。VAK
が5V以上の場合はMOS FET９はオンし、サイ
リスタのＧ−Ｋ間は短絡され、外部からのゲート
信号はMOS FET９によりバイパスされ、サイ
リスタはトリガされない。VAKが０〜5Vでは
MOS FETはオフされサイリスタのＧ−Ｋ間短
絡は解除され、VAKが5V近傍の特定電圧範囲で
のみサイリスタはトリガされる。 （発明が解決しようとする問題点） ゼロクロス型でない従来のサイリスタで商用周
波数の交流電力をオンオフする場合、交流電圧の
高い値の位相でオンすることがしばしばある。 この時、負荷によつても異なるが、一般に突入
電流或いは過渡電圧によるノイズが発生し、
LSI，ICロジツク回路等の誤動作やラジオ、TV
のノイズ障害等の電磁障害を電子機器等に与え
る。 この問題点を解決するため前述のゼロクロス型
サイリスタが開発された。ゼロクロス型に対する
市場のニーズは大きく、その応用分野は急速に拡
大している。 本発明の目的は、ゼロクロス機能を有するサイ
リスタに対する市場のニーズに応えるため、確実
なゼロクロス機能を有すると共に生産し易い構造
の新しい方式によるゼロクロス型サイリスタを提
供することである。 ［発明の構成］ （問題点を解決するための手段と作用） 以下便宜上特許請求の範囲記載の−導電型をＮ
型、反対導電型をＰ型、第１の電極をカソード電
極、第２の電極をアノード電極として説明する。 本発明は２つの発明から成る。両発明は、従来
の縦型構造の主サイリスタと、これを駆動しゼロ
クロス機能を持たせた横型構造の駆動用サイリス
タとを、１つの半導体基板にモノリシツクに形成
したゼロクロス型サイリスタである。 即ち主発明は、Ｎ型半導体基板の第１主表面よ
りそれぞれ分離して形成される主サイリスタの第
1Pベース層、駆動用サイリスタの第2Pベース層
及び第２アノードＰエミツタ層と、第１主表面よ
りそれぞれ形成される第1Pベース層内の第１カ
ソードＮエミツタ層及び第2Pベース層内の第２
カソードＮエミツタ層と、前記Ｎ型基板の第２主
表面より形成される主サイリスタの第１アノード
Ｐエミツタ層と、第２主表面よりこの第１アノー
ドＰエミツタ層内の少なくとも第2Pベース層直
下を含む領域に形成される第3N層と、第１カソ
ードＮエミツタ層に接するカソード電極Ｋと、第
１アノードＰエミツタ層及び第3N層に接するア
ノード電極Ａと、第２アノードＰエミツタ層に接
するゲート電極Ｇとをそれぞれ設け、駆動用サイ
リスタの第２カソードＮエミツタ層と主サイリス
タの第1Pベース層とを電気的に接続したことを
特徴とするゼロクロス型サイリスタである。 尚上記構成で第１アノードＰエミツタ層と第
1Pベース層とに挾まれるＮ型基板部分は主サイ
リスタのＮベース層、又第２アノードＰエミツタ
層と第2Pベース層とに挾まれその一部が主表面
に露出するＮ型基板部分は駆動用サイリスタのＮ
ベース層となる。これにより主サイリスタは第１
主表面から第２主表面にわたるNPNP構造で第
1Pベース層をゲート層とする縦型サイリスタを
形成し、駆動用サイリスタは主サイリスタと分離
して第１主表面側に横方向にNPNP構造のサイ
リスタを形成する。駆動用サイリスタのカソード
Ｎエミツタ層は主サイリスタのＰゲート層に電気
的に接続され、駆動用サイリスタのオン電流は主
サイリスタのゲート電流となる。 駆動用サイリスタは高感度に設計され、そのア
ノード・カソード間電圧（この電圧は実質的に
VGKに等しい）が低い例えば数Ｖの電圧でブレー
クダウンオンする構造となつている。次に主サイ
リスタのアノード・カソード間の電圧VAKが、ゲ
ート・カソード間の電圧VGKより高い場合には、
第２アノードＰエミツタ層、第2Pベース層及び
第1Pベース層の各電位は、これらのＰ層と接す
るＮ型基板の電位より低く、それぞれのPN接合
は逆バイアスされる。即ち駆動用サイリスタの第
２アノードＰエミツタ層と第2Pベース層とはVAK
に起因する空乏層の介在により互いに遮断され、
駆動用サイリスタはオフ状態となり、VAK＞VGK
の場合には主サイリスタをトリガすることができ
ない。駆動用サイリスタが前記オンするときの
VGKのしきい値電圧をVthとするとVth＞VAK＞０
の場合にのみ駆動用サイリスタはトリガ機能を持
つ。これにより主サイリスタは、VAKがVthを越
えないVth近傍の特定電圧範囲にあるときゲート
信号により点弧する。 第１アノードＰエミツタ層内に設けられる前記
第3N層は寄生サイリスタ動作を防止するための
もので、横型駆動用サイリスタ形成領域の直下の
第１アノードＰエミツタ層内に形成される。 第２の発明は、主発明における横型駆動用サイ
リスタの第2Pベース層及び第２カソードＮエミ
ツタ層のそれぞれの作用を、主サイリスタの第
1Pベース層及び第１カソードＮエミツタ層の一
部分で行うようにしたものである。 即ち第２発明は、第１主表面から第２主表面に
わたる縦型のNPNP構造の主サイリスタと、主
サイリスタの第1Pベース層から分離され第１主
表面に露出している第２アノードＰエミツタ層
と、主サイリスタの第１カソードＮエミツタ層及
び第１アノードＰエミツタ層のそれぞれに、これ
と接するカソード電極Ｋ及びアノード電極Ａと、
第２アノードＰエミツタ層に接するゲート電極Ｇ
とを具備するゼロクロス型サイリスタである。又
第２アノードＰエミツタ層と第1Pベース層とに
挾まれその一部が主表面に露出するＮ型基板部分
は横型駆動用サイリスタの第2Nベース層となる。
前記構成で、第２アノードＰエミツタ層、第2N
ベース層、第1Pベース層の一部分及び第１カソ
ードＮエミツタ層はPNPN構造の横型駆動用サ
イリスタを構成する。この駆動用サイリスタは高
感度に設計され、VGK電圧の低いしきい値電圧
Vthでブレークダウンオンする構造となつている。 その作用は主発明のサイリスタとほぼ同様であ
る。即ちVAK＞VGKの場合には、駆動用サイリス
タの第２アノードＰエミツタ層と第1Pベース層
とはVAKに起因する空乏層の介在により互いに遮
断され、主サイリスタをトリガすることができな
い。Vth＞VAK＞０の場合にのみ駆動用サイリス
タはトリガ機能を持つ。 （実施例） 第１図に主発明のゼロクロス型サイリスタの一
実施例の模式的断面図を示す。Ｎ型半導体基板３
１の第１主表面１１に露出し且つ互いに分離して
第1Pベース層１４、第2Pベース層１８及び第２
アノードＰエミツタ層２０が設けられる。 又第１主表面に露出して前記第1Pベース層及
び第2Pベース層内にそれぞれ第１カソードＮエ
ミツタ層１３及び第２カソードＮエミツタ層１７
が設けられる。前記Ｎ型基板の第２主表面１２に
露出して第１アノードＰエミツタ層１６と、この
Ｐエミツタ層１６内にあつて第2Pベース層１８
に少なくとも対向する位置に形成される第3N層
２１とが設けられる。第１アノードＰエミツタ層
１６と第1Pベース層１４とに挾まれるＮ型基板
部分は主サイリスタの第1Nベース層１５、又第
２アノードＰエミツタ層２０と第2Pベース層１
８とに挾まれその一部が主表面に露出するＮ型基
板部分は駆動用サイリスタの第2Nベース層１９
となる。主サイリスタ３２は第１カソードＮエミ
ツタ層１３、第1Pベース層１４、第1Nベース層
１５及び第１アノードＰエミツタ層１６の４層か
ら構成される。又横型駆動用サイリスタ３３は、
第２カソードＮエミツタ層１７、第2Pベース層
１８、第2Nベース層１９及び第２アノードＰエ
ミツタ層２０の４層から構成される。 第１カソードＮエミツタ層に接してカソード電
極Ｋ２２、第１アノードＰエミツタ層と第3N層
とに接してアノード電極Ａ２３及び第２アノード
Ｐエミツタ層に接してゲート電極Ｇ２４がそれぞ
れ設けられる。駆動用サイリスタの第２カソード
Ｎエミツタ層１７と主サイリスタの第1Pベース
層１４とはAl等の電極配線２５により電気的に
接続される。 次に第２図を参照してこのゼロクロス型サイリ
スタの動作原理を説明する。カソード電極Ｋの電
位を基準（0V）にとり、ゲート電極とカソード
電極との間の電圧をVGK、アノード電極とカソー
ド電極との間の電圧をVAKとし、各接合の拡散電
位（Built in potential）は省略して説明する。 VAK＜VGKのときは第２図ａにおいて横型駆動
用サイリスタ３３を高感度化することによつて、
VGKがある低い電圧Vthを越えるとサイリスタ３
３がブレークダウン（即ちオン）し、細線で示し
たオン電流IG1がゲート電極２４よりサイリスタ
３３を流れる。この電流は縦型主サイリスタ３２
の第1Pベース層１４に流入し、通常のゲート電
流を流したことと同じになり、主サイリスタがオ
ン状態となる。ここでサイリスタ３３がオンする
前記しきい値電圧Vthはサイリスタ３３の各層の
形状寸法（dimension）と不純物濃度分布に依存
するもので、ほぼ自由に変えられる。この実施例
ではVth＝約2Vに設定した。 次にVAK＞VGKとなると第２図ｂに示すように、
第1Pベース層１４、第2Pベース層１８及び第２
アノードＰエミツタ層２０の電位はＮ型基板３１
の電位より低くなり、これらＰ層１４，１８，２
０とＮ型基板３１とから成るPN接合はすべて逆
バイアスされ、斜線で示すような空乏層２６が形
成される。即ち駆動用サイリスタ３３のＰエミツ
タ層とＰベース層との間に空乏層が介在するた
め、VAK＜VGKにならない限りサイリスタ３３は
オンせず、従つて主サイリスタ３２もオンしな
い。この実施例では、駆動用サイリスタの前記
Vthを2Vに設定したので、VGKが2VでVAK＜VGK
の場合は主サイリスタはオンできできる。逆に
VGK＜VAKのときは主サイリスタオンできない。
従つて例えばVAKが50Hz100Vの交流電圧である
場合、ゲート電極に大きさ2Vのゲートトリガ信
号VGKを与えても、印加したときのVAKが2V以上
の位相にあれば主サイリスタはオンせず、次の交
流周期でVAKが2V近傍の位相になつたときはじ
めて主サイリスタはオンし、確実なゼロクロス機
能を示す。 第１図に示す第3N層２１は、第１アノードＰ
エミツタ層１６、Ｎ型基板部分、第2Pベース層
１８及び第２カソードＮエミツタ層１７から成る
寄生サイリスタがオンしないように設けたもので
ある。 第３図に主発明の第２の実施例を示す。これは
主サイリスタのdv／dt耐量を高めるため通常用
いるシヨーテツドエミツタ構造としたものである
（特許請求の範囲第２項記載のサイリスタ）。 即ち主サイリスタの第１カソードＮエミツタ層
１３に接するカソード電極２２を隣接する第1P
ベース層１４表面まで延長し、カソード層１３と
ベース層１４とを電気的に短絡したものである。 第４図はこのゼロクロス型サイリスタの特性の
一例を示す概念図である。縦軸はアノード・カソ
ード間に流れる電流IAK、横軸はアノード・カソ
ード間の電圧VAKをとり、パラメータとしてVGK
を変えたものである。このサイリスタのVthは2V
で、VGK1＜VGK2＜2.0［Ｖ］とし、ラツチング直前
の波形を示したものである。 次に第２の発明のゼロクロス型サイリスタの一
実施例を第５図を参照して説明する。尚第１図と
同符号は同じ部分を表す。 Ｎ型半導体基板７１の第１主表面から互いに分
離して形成される第1Pベース層５４及びアノー
ドＰエミツタ層６０と、第１主表面から第1Pベ
ース層５４内に形成される第１カソードＮエミツ
タ層５３と、第２主表面から形成される第１アノ
ードＰエミツタ層５６とがそれぞれ設けられ、第
１カソードＮエミツタ層５３にカソード電極Ｋ２
２、第１アノードＰエミツタ層に、アノード電極
Ａ２３及び第２アノードＰエミツタ層６０にゲー
ト電極Ｇ２４がそれぞれ接して形成される。第１
アノードＰエミツタ層５６と第1Pベース層５４
に挾まれるＮ型基板部分は主サイリスタ７２の第
1Nベース層５５、又第２アノードＰエミツタ層
６０と第1Pベース層５４とに挾まれその一部が
主表面に露出するＮ型基板部分は、横型駆動用サ
イリスタ７３の第2Nベース層５９になる。 このサイリスタは構造的に主発明の縦型主サイ
リスタのＰベース層と分離して新しくＰ層６０を
設けＰ層６０にゲート電極２４を設けたものであ
る。又主サイリスタのカソードＮ層５３及びＰベ
ース層５４のそれぞれは横型駆動用サイリスタ７
３のカソードＮ層及びＰベース層を兼ねる。 このサイリスタの動作原理は主発明のサイリス
タとほぼ同じである。即ちVAK＜VGKのときは、
第６図ａに示すように、VGKがある所定電圧（し
きい値電圧Vth）を越えるとブレークダウン（タ
ーンオン）により横型駆動用サイリスタ７３がオ
ンし、細線で示した電流IG2が流れ、これにより
主サイリスタ７２がオンする。ここでVthは駆動
用サイリスタ７３の各層の形状寸法及び不純物濃
度分布に依存し、ほぼ自由に変えられる。この実
施例では約1Vに設定した。 次にVAK＞VGKとなると第６図ｂに示すように
第1Pベース層５４及び第２アノードＰエミツタ
層６０の両層とＮ型基板７１により形成される
PN接合はいずれも逆バイアスされ斜線で示す領
域に空乏層６６が形成される。これによりVAK＜
VGKにならない限り駆動用サイリスタはオンしな
いので主サイリスタもオンしない。この実施例で
はVthを1Vに設定したのでVGKが1Vのときで、
VAK＜VGKの場合は主サイリスタはオンし、又VGK
＜VAKの場合はオンしない。 第７図は第２の発明のサイリスタの特性の一例
を示す概念図である。縦軸は主サイリスタのアノ
ード・カソード間電流IAK、横軸はアノード・カ
ソード間電圧VAKで、パラメータとしてVGKを変
えたものである。Vthは1Vで、VGK1＜VGK2＜1.0V
とし、ラツチング直前の波形を示したものであ
る。 ［発明の効果］ 本発明のゼロクロス型サイリスタは、縦型構造
の主サイリスタに、これを駆動しゼロクロス機を
持たせるため横型構造の駆動用素子として新しく
サイリスタ構造を使用したもので、これにより前
に述べたように確実なゼロクロス機能が得られ、
従来方式に比し構造も簡単で生産性のよい新しい
方式のゼロクロス型サイリスタを提供することが
できた。
第１図は本主発明のゼロクロス型サイリスタの
実施例の模式的断面図、第２図は第１図のサイリ
スタの動作を説明するための断面図、第３図は主
発明のゼロクロス型サイリスタの他の実施例の模
式的断面図、第４図は第１図のサイリスタで得ら
れた特性図の概念図、第５図は第２の発明のゼロ
クロス型サイリスタの実施例の模式的断面図、第
６図は第５図のサイリスタの動作を説明するため
の断面図、第７図は第５図のサイリスタで得られ
た特性図の概念図、第８図ａ及びｂは従来方式の
ゼロクロス型サイリスタのそれぞれ断面図及び電
気等価回路図である。 １１…第１主表面、１２…第２主表面、１３，
５３…第１−導電型エミツタ層（第１カソードＮ
エミツタ層）、１４，５４…第１反対導電型ベー
ス層（第1Pベース層）、１５，５５…（第1Nベ
ース層）、１６，５６…第１反対導電型エミツタ
層（第１アノードＰエミツタ層）、１７…第２−
導電型エミツタ層（第２カソードＮエミツタ層）、
１８…第２反対導電型ベース層（第2Pベース
層）、１９，５９…（第2Nベース層）、２０，６
０…第２反対導電型エミツタ層（第２アノードＰ
エミツタ層）、２１…第３−導電型層（第3N層）、
２２…第１の電極（カソード電極Ｋ）、２３…第
２の電極（アノード電極Ｋ）、２４…ゲート電極、
２５…（電極配線）、２６，６６…（空乏層）、３
１，７１…−導電型半導体基板（Ｎ型半導体基
板）、３２，７２…（主サイリスタ）、３３，７３
…（横型駆動用サイリスタ）。上記（ ）内の名
称は「3.発明の詳細な説明」において使用するも
の。
実施例の模式的断面図、第２図は第１図のサイリ
スタの動作を説明するための断面図、第３図は主
発明のゼロクロス型サイリスタの他の実施例の模
式的断面図、第４図は第１図のサイリスタで得ら
れた特性図の概念図、第５図は第２の発明のゼロ
クロス型サイリスタの実施例の模式的断面図、第
６図は第５図のサイリスタの動作を説明するため
の断面図、第７図は第５図のサイリスタで得られ
た特性図の概念図、第８図ａ及びｂは従来方式の
ゼロクロス型サイリスタのそれぞれ断面図及び電
気等価回路図である。 １１…第１主表面、１２…第２主表面、１３，
５３…第１−導電型エミツタ層（第１カソードＮ
エミツタ層）、１４，５４…第１反対導電型ベー
ス層（第1Pベース層）、１５，５５…（第1Nベ
ース層）、１６，５６…第１反対導電型エミツタ
層（第１アノードＰエミツタ層）、１７…第２−
導電型エミツタ層（第２カソードＮエミツタ層）、
１８…第２反対導電型ベース層（第2Pベース
層）、１９，５９…（第2Nベース層）、２０，６
０…第２反対導電型エミツタ層（第２アノードＰ
エミツタ層）、２１…第３−導電型層（第3N層）、
２２…第１の電極（カソード電極Ｋ）、２３…第
２の電極（アノード電極Ｋ）、２４…ゲート電極、
２５…（電極配線）、２６，６６…（空乏層）、３
１，７１…−導電型半導体基板（Ｎ型半導体基
板）、３２，７２…（主サイリスタ）、３３，７３
…（横型駆動用サイリスタ）。上記（ ）内の名
称は「3.発明の詳細な説明」において使用するも
の。
Claims (1)
- 【特許請求の範囲】 １ 互いに平行な第１及び第２の主表面を有する
一導電型の半導体基板と、該基板内にそれぞれ分
離して形成されると共に第１主表面に露出してい
る第１反対導電型ベース層、第２反対導電型ベー
ス層及び第２反対導電型エミツタ層と、第１反対
導電型ベース層内に形成されると共に第１主表面
に露出している第１−導電型エミツタ層と、第２
反対導電型ベース層内に形成されると共に第１主
表面に露出している第２−導電型エミツタ層と、
該基板内に形成されると共に第２主表面に露出し
ている第１反対導電型エミツタ層と、第１反対導
電型エミツタ層内にあつて第２反対導電型ベース
層と少なくとも対向する位置に形成され第２主表
面に露出している第３−導電型層と、第１−導電
型エミツタ層の表面に接して形成される第１の電
極と、第１反対導電型エミツタ層及び第３−導電
型層の表面に接しこの２層を電気的に短絡させる
よう形成される第２の電極と、第２反対導電型エ
ミツタ層の表面に接して形成されるゲート電極と
を具備し、第１反対導電型ベース層と第２−導電
型エミツタ層とが電気的に接続されていることを
特徴とするサイリスタ。 ２ 第１−導電型エミツタ層表面の第１の電極
が、第１反対導電型ベース層表面までこれと接し
て延在し、この２層を電気的に短絡させてシヨー
テツドエミツタ構成にした特許請求の範囲第１項
記載のサイリスタ。 ３ 互いに平行な第１及び第２の主表面を有する
−導電型の半導体基板と、該基板内に互いに分離
して形成されると共に第１主表面に露出している
第１反対導電型ベース層及び第２反対導電型エミ
ツタ層と、第１反対導電型ベース層内に形成され
ると共に第１主表面に露出している第１−導電型
エミツタ層と、該基板内に形成されると共に第２
主表面に露出している第１反対導電型エミツタ層
と、第１−導電型エミツタ層の表面に接して形成
される第１の電極と、第１反対導電型エミツタ層
の表面に接して形成される第２の電極と、第２反
対導電型エミツタ層の表面に接して形成されるゲ
ート電極とを具備することを特徴とするサイリス
タ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014231A JPS63182861A (ja) | 1987-01-26 | 1987-01-26 | ゼロクロス型サイリスタ |
| EP88100533A EP0276703B1 (en) | 1987-01-26 | 1988-01-15 | Zero-crossing type thyristor |
| DE8888100533T DE3880699T2 (de) | 1987-01-26 | 1988-01-15 | Thyristor vom nulldurchgangstyp. |
| US07/471,025 US4956690A (en) | 1987-01-26 | 1990-01-26 | Zero crossing type thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014231A JPS63182861A (ja) | 1987-01-26 | 1987-01-26 | ゼロクロス型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63182861A JPS63182861A (ja) | 1988-07-28 |
| JPH0449266B2 true JPH0449266B2 (ja) | 1992-08-11 |
Family
ID=11855298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014231A Granted JPS63182861A (ja) | 1987-01-26 | 1987-01-26 | ゼロクロス型サイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4956690A (ja) |
| EP (1) | EP0276703B1 (ja) |
| JP (1) | JPS63182861A (ja) |
| DE (1) | DE3880699T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381026A (en) * | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
| JP2782638B2 (ja) * | 1990-12-28 | 1998-08-06 | 富士電機株式会社 | Ｍｏｓコントロールサイリスタ |
| US5294816A (en) * | 1992-06-10 | 1994-03-15 | North Carolina State University At Raleigh | Unit cell arrangement for emitter switched thyristor with base resistance control |
| US5198687A (en) * | 1992-07-23 | 1993-03-30 | Baliga Bantval J | Base resistance controlled thyristor with single-polarity turn-on and turn-off control |
| FR2697674B1 (fr) * | 1992-10-29 | 1995-01-13 | Sgs Thomson Microelectronics | Thyristor et assemblage de thyristors à cathode commune. |
| US5293054A (en) * | 1992-11-23 | 1994-03-08 | North Carolina State University At Raleigh | Emitter switched thyristor without parasitic thyristor latch-up susceptibility |
| US5396087A (en) * | 1992-12-14 | 1995-03-07 | North Carolina State University | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up |
| US5306930A (en) * | 1992-12-14 | 1994-04-26 | North Carolina State University At Raleigh | Emitter switched thyristor with buried dielectric layer |
| US5241194A (en) * | 1992-12-14 | 1993-08-31 | North Carolina State University At Raleigh | Base resistance controlled thyristor with integrated single-polarity gate control |
| FR2708811B1 (fr) * | 1993-08-06 | 1995-10-20 | Sgs Thomson Microelectronics | Thyristor à amplification de gachette à courant de maintien accru. |
| US5493134A (en) * | 1994-11-14 | 1996-02-20 | North Carolina State University | Bidirectional AC switching device with MOS-gated turn-on and turn-off control |
| FR2734429B1 (fr) * | 1995-05-19 | 1997-08-01 | Sgs Thomson Microelectronics | Module interrupteur et d'alimentation-application au demarrage d'un tube fluorescent |
| JP4126872B2 (ja) * | 2000-12-12 | 2008-07-30 | サンケン電気株式会社 | 定電圧ダイオード |
| DE102016204699B4 (de) | 2015-04-13 | 2020-07-30 | Infineon Technologies Ag | Schutzvorrichtungen mit Trigger-Vorrichtungen und Verfahren zu deren Bildung |
| US10741548B2 (en) * | 2015-04-13 | 2020-08-11 | Infineon Technologies Ag | Protection devices with trigger devices and methods of formation thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1193465A (en) * | 1967-08-09 | 1970-06-03 | Associated Semiconductor Mft | Improvements in Semiconductor Integrated Circuits |
| US4050083A (en) * | 1976-09-22 | 1977-09-20 | Cutler-Hammer, Inc. | Integrated thermally sensitive power switching semiconductor device, including a thermally self-protected version |
| US4529998A (en) * | 1977-12-14 | 1985-07-16 | Eaton Corporation | Amplified gate thyristor with non-latching amplified control transistors across base layers |
| JPS6074678A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置 |
| JPH0697692B2 (ja) * | 1984-01-17 | 1994-11-30 | 株式会社東芝 | 半導体装置 |
-
1987
- 1987-01-26 JP JP62014231A patent/JPS63182861A/ja active Granted
-
1988
- 1988-01-15 EP EP88100533A patent/EP0276703B1/en not_active Expired - Lifetime
- 1988-01-15 DE DE8888100533T patent/DE3880699T2/de not_active Expired - Lifetime
-
1990
- 1990-01-26 US US07/471,025 patent/US4956690A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0276703A3 (en) | 1988-11-02 |
| DE3880699D1 (de) | 1993-06-09 |
| EP0276703B1 (en) | 1993-05-05 |
| US4956690A (en) | 1990-09-11 |
| JPS63182861A (ja) | 1988-07-28 |
| EP0276703A2 (en) | 1988-08-03 |
| DE3880699T2 (de) | 1993-08-19 |
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