JPH0637320A - パワー集積回路 - Google Patents

パワー集積回路

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JPH0637320A
JPH0637320A JP18717292A JP18717292A JPH0637320A JP H0637320 A JPH0637320 A JP H0637320A JP 18717292 A JP18717292 A JP 18717292A JP 18717292 A JP18717292 A JP 18717292A JP H0637320 A JPH0637320 A JP H0637320A
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JP
Japan
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zener diode
region
conductivity type
mosfet
switching element
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JP18717292A
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Kazuhiko Yoshida
和彦 吉田
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(57)【要約】 【目的】電力用スイッチング素子とそれと同一半導体素
体に集積された過電圧吸収用ツエナダイオードとの間に
寄生ＭＯＳＦＥＴが形成されないようにする。 【構成】電力用スイッチング素子とツエナダイオードと
の同一導電形領域の間の高抵抗層の表面上に絶縁膜のみ
を存在させ、スイッチング素子の電極に接続されて電位
が変動する導体が、その表面上に存在しないようにし
て、両領域間にチャネルが形成されないようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子とそ
の両端に加わる過電圧サージ吸収回路を同一半導体素体
に一体に集積したパワー集積回路に関する。
【０００２】
【従来の技術】ソレノイド等の誘導性負荷を有する回路
で電流をスイッチングオフしたとき、電力用半導体素子
の両端に過電圧サージが加わり、半導体素子が破壊する
ことがある。このような破壊を防止するために、スイッ
チング用半導体素子の耐圧よりも低い降伏電圧を有する
ツエナダイオードを用いることにより過電圧サージを吸
収することが行われており、図３はそのような回路を示
す。すなわち、電力用スイッチング素子としてのパワー
ＭＯＳＦＥＴ11は、ソース端子が接地され、ドレイン端
子と電源13の間に誘導性負荷12が接続される。ＭＯＳＦ
ＥＴ11のゲートには、小電源14により給電される駆動回
路15が、ドレイン端子との間にツエナダイオード16が、
またソース端子との間には抵抗17およびそれと並列にゲ
ートへの過電圧吸収用のツエナダイオード18がそれぞれ
接続されている。図４はこの回路のスイッチング波形の
タイムチャートを示す。波形21はパワーＭＯＳＦＥＴ11
のゲート電圧、波形22、23はＭＯＳＦＥＴ11のドレイン
電位で波形23はツエナダイオード16を接続しない場合で
ある。素子11がオフの時に電源13によって印加される電
圧Ｖ0 は、波形21に示すようにゲート電圧を小電源14か
ら駆動回路15を介して印加することにより順電圧まで低
下するか、ゲート電圧を０に戻すことによって行われる
ターンオフの際に、誘導性負荷12に蓄積されたエネルギ
ーにより急上昇する。ツエナダイオード16が接続された
場合には、ツエナダイオード16のツエナ電圧とＭＯＳＦ
ＥＴ11のしきい値電圧との和Ｖ1 を超える電圧は吸収さ
れ、22のような波形を示すがツエナダイオード16の接続
されない場合は23のように高いサージ電圧Ｖ2 が発生す
る。
【０００３】このような保護作用を行うツエナダイオー
ドはｎ形の半導体基板にｐ形の領域を形成してその間の
ＰＮ接合を利用することにより形成することができる。
そしてそのツエナダイオードとＭＯＳＦＥＴ11のゲート
およびドレインとを接続する配線が半導体基板上に絶縁
して設けられる。
【０００４】
【発明が解決しようとする課題】しかし、そのようなツ
エナダイオードのためのｐ形領域とスイッチング素子の
ｐ形領域がそれぞれソース、ドレインとして働く寄生Ｍ
ＯＳＦＥＴが生じたり、ｐｎｐｎ構造の寄生サイリスタ
が構成されたり、また各部の導電形が逆の場合はｎチャ
ネルＭＯＳＦＥＴが生じたりする。両領域の間の表面に
形成される絶縁膜上の配線あるいはゲート電極の延長部
の電位変動があると、そのようなｐチャネルＭＯＳＦＥ
ＴあるいはｎチャネルＭＯＳＦＥＴが動作したり、寄生
サイリスタのターンオンによるラッチアップ動作を起こ
したりするので、回路全体として不都合が生じる場合が
ある。
【０００５】本発明の目的は、上述の問題を解決し、寄
生素子の動作するのを防止したパワー集積回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、少なくとも第一導電形の半導体層の表面
層に形成された第二導電形の領域を有するスイッチング
素子への過電圧印加防止用のツエナダイオードが前記半
導体層とその表面層に形成された第二導電形の領域とよ
りなるパワー集積回路において、スイッチング素子の第
二導電形の領域とツエナダイオードの第二導電形の領域
の間の半導体層の表面上に絶縁膜のみが存在し、スイッ
チング素子の電極に接続される導体が存在しないものと
する。そして、ツエナダイオードの第二導電形の領域に
接触する電極と、スイッチング素子の電極とを接続する
配線がスイッチング素子の第二導電形の領域の表面を迂
回して設けられたことが有効である。また、スイッチン
グ素子がその第二導電形の領域上に絶縁膜を介して設け
られたゲート電極を有し、ツエナダイオードの第二導電
形の領域に接触する電極とそのゲート電極とを接続する
配線が、スイッチング素子の第二導電形の領域とツエナ
ダイオードの第二導電形の領域の間の半導体層の表面上
を経由しないことが有効である。
【０００７】
【作用】スイッチング素子とツエナダイオードの間の半
導体層の上にスイッチング素子の主電極あるいはゲート
電極に接続される配線などの導体が存在しないため、半
導体層の表面層にチャネルを形成するような作用を生ず
る電位変動がその表面上に起こらないので、寄生のＭＯ
ＳＦＥＴ構造が生ぜず、また寄生サイリスタ構造が動作
することもない。
【０００８】
【実施例】図１は本発明の一実施例のパワー集積回路を
示し、図３の回路のパワーＭＯＳＦＥＴ11は図の右側
に、ツエナダイオード16は図の左側に形成されている。
すなわち、一側にｎ+ 層２を有するｎ- 層１の表面層に
ｐ- 領域３が形成され、さらにそのｐ- 領域３の表面層
にｎ+ ソース領域４が形成されている。また、ｐ- 領域
３の中央部にｐ+ ウエル51が重ねられる。そして、ｐ-
領域３のｎ- 層１の露出部およびｎ+ ソース領域４には
さまれた部分にチャネルを形成するため、ゲート酸化膜
６を介してゲート電極７が設けられ、そのゲート電極７
と層間絶縁膜８で絶縁されるソース電極91はソース領域
４およびｐ+ ウエル51に共通に接触し、ｎ+ 層２にドレ
イン電極92が接触することによりたて型のパワーＭＯＳ
ＦＥＴが構成される。一方ツエナダイオード16は、ｎ+
層２、ｎ- 層１およびその表面層にｐ+ ウエル51と同じ
拡散工程で形成されるｐ+ ウエル52から構成されてい
る。このツエナダイオードのカソード領域２にパワーＭ
ＯＳＦＥＴ11のドレイン電極92が接触し、アノード領域
52にAlからなる電極10が接触してこれがＭＯＳＦＥＴ11
のゲート電極７と接続されることにより、図３に示すよ
うにドレイン・ゲート間ツエナダイオード16の接続がで
きる。その配線は、図２の平面図に示すように、パワー
ＭＯＳＦＥＴ11のソース電極91の外側を迂回するAl層20
により形成される。従ってこの配線20は、ＭＯＳＦＥＴ
11のｐ- 領域３あるいはｐ+ ウエル51とツエナダイオー
ド16のｐ+ ウエル52との間の半導体層１の表面上には存
在しない。またゲート電極７の延長部もこの区域には存
在しない。従ってｐ+ ウエル52とｐ+ ウエル51あるいは
ｐ- 領域３との間にチャネルが形成されることがなく、
寄生ＭＯＳＦＥＴが生じない。なお、図１、図２にはパ
ワーＭＯＳＦＥＴ11とツエナダイオード16の集積部分の
みを示したが、同一半導体素子に制御回路、駆動回路を
集積することができる。
【０００９】
【発明の効果】本発明によれば、電力用スイッチング素
子とそれと同一半導体素体に集積されるツエナダイオー
ドとの同一導電形領域間の高抵抗半導体層上に絶縁膜の
みが存在し、電位変動のある導体が存在しないようにす
ることにより、寄生ＭＯＳＦＥＴが形成されず、寄生サ
イリスタも動作しないため、支障なく過電圧保護動作が
行われるパワー集積回路が得られた。
【図面の簡単な説明】
【図１】本発明の一実施例のパワー集積回路の図２のＡ
−Ａ線断面図
【図２】図１のパワー集積回路の一部の平面図
【図３】図１、図２に示したパワー集積回路の回路図
【図４】図３のパワー集積回路およびそのツエナダイオ
ードが接続されない場合のターンオン、ターンオフ時の
ゲート電圧およびドレイン電位の波形図
【符号の説明】
１ ｎ- 層 ２ ｎ+ 層 ３ ｐ- 領域 ４ ｎ+ ソース領域 ５１ ｐ+ ウエル ５２ ｐ+ ウエル ６ ゲート酸化膜 ７ ゲート電極 ９１ ソース電極 ９２ ドレイン電極 １０ 配線 ２０ 配線 １１ パワーＭＯＳＦＥＴ １２ ツエナダイオード

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】少なくとも第一導電形の半導体層の表面層
    に形成された第二導電形の領域を有するスイッチング素
    子への過電圧印加防止用のツエナダイオードが前記半導
    体層とその表面層に形成された第二導電形の領域とより
    なるものにおいて、スイッチング素子の第二導電形の領
    域とツエナダイオードの第二導電形の領域の間の半導体
    層の表面上に絶縁膜のみが存在し、スイッチング素子の
    電極に接続される導体が存在しないことを特徴とするパ
    ワー集積回路。
  2. 【請求項２】ツエナダイオードの第二導電形の領域に接
    触する電極と、スイッチング素子の電極とを接続する配
    線がスイッチング素子の第二導電形の領域の表面を迂回
    して設けられた請求項１記載のパワー集積回路。
  3. 【請求項３】スイッチング素子がその第二導電形の領域
    上に絶縁膜を介して設けられたゲート電極を有し、ツエ
    ナダイオードの第二導電形の領域に接触する電極とその
    ゲート電極とを接続する配線が、スイッチング素子の第
    二導電形の領域とツエナダイオードの第二導電形の領域
    の間の半導体層の表面上を経由しない請求項１あるいは
    ２記載のパワー集積回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346740B1 (en) * 1999-03-02 2002-02-12 Fuji Electric Co., Ltd. Semiconductor device
US10475920B2 (en) 2015-04-22 2019-11-12 Mitsubishi Electric Corporation Semiconductor device and semiconductor device manufacturing method

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US6346740B1 (en) * 1999-03-02 2002-02-12 Fuji Electric Co., Ltd. Semiconductor device
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