JPH0449317B2

JPH0449317B2 -

Info

Publication number: JPH0449317B2
Application number: JP57002891A
Authority: JP
Inventors: Berufuorute Piero; Bondono Mario; Garetsutei Enzo; Jasukiino Jankaruro; Piraatei Richiaano
Original assignee: KUSERUTO CHENTORO SUTEYUDEI E LAB TEREKOMYUNIKATSUIOONI SpA
Current assignee: KUSERUTO CHENTORO SUTEYUDEI E LAB TEREKOMYUNIKATSUIOONI SpA
Priority date: 1981-01-15
Filing date: 1982-01-13
Publication date: 1992-08-11
Also published as: BR8200049A; JPS57138292A; ATE10564T1; DK163631C; EP0056600A2; EP0056600B1; AU545679B2; AU7926182A; EP0056600A3; ES508539A0; DK13482A; US4473900A; IT8167036A0; ES8303855A1; IT1143268B; DE3261306D1; CA1195760A; DK163631B; DE56600T1

Description

【発明の詳細な説明】本発明は、PCMスイツチング装置に係り、特
に、市販のマイクロプロセツサによつて局部的に
行なわれる制御および診断機構をも備えた拡張可
能な分散制御形のモジユラPCMスイツチング回
路網に関する。

この種のスイツチング回路が具備すべき主な特
性としては以下のようなものが挙げられる。

(a) 小数の異なつた形式のモジユラスイツチング
ユニツト、すなわち交換の容易な最小の数の構
成ユニツトを用いることによつて数百チヤンネ
ル（局内交換機用）から数十万チヤンネル（中
継交換機用）にわたる容量を備えること。

(b) 交換分野において極力広範な範囲を、技術的
な構成部分についての顕著な拡張を要せずに処
理できるように融通性の大きなモジユラスイツ
チングユニツトを使用すること。

(c) 使用されるハードウエアと装備されているチ
ヤンネル数との間の比について良好な効率を維
持することにより回路網容量をモジユラ形式で
拡張できること。

(d) 回路網制御部を交換機の集中電話制御部から
独立させて、これをいわゆる集中電話管理の範
囲外のものにすること。

(e) 回路網制御部を好ましくは分散制御形式とし
て、装備される電源の容量と使用されるチヤン
ネル数との間の比を最適化すること。

(f) 回路網の診断部を全体の診断機構から独立さ
せかつ一つづつのモジユラスイツチングユニツ
トのレベルに分散させて迅速な障害検知を行い
得るようにし、かつ障害の範囲が一つの局在区
域に限定されるようにすること。

(g) 最大の所望呼量状態が得られるようにどのよ
うな構造を選択した場合にも、そしてどのよう
な設備条件下においても損失を無視できる程度
に少なくできるように、回路網のブロツク特性
を選定すること。

(h) できるだけ多くのスイツチング操作を最小限
の容量および動作時間で行ない得るように回路
網を制御すること。

(i) 回路網でのPCMサンプルすなわち標本の中
継遅延を最小にすること。

(l) 装備チヤンネル数に比較して障害および電力
消費を予期以上に少なくすること。

(m) 回路網を分散構造のものとすることによつ
て、障害時に、使用不能チヤンネルの数が著し
く減少するようにすること。

前記の必要条件の中の幾つかのものに対して多
少とも満足に合致するような種々の回路網が以前
に知られていた。

たとえば、トムソン（Thomson）−CSFの米国
特許第4093827号中に記載された装置においては、
信号記憶、制御記憶およびPCMライン用インタ
ーフエースに関する機能を集積化し使用チヤンネ
ルを８群に構成した対称的な時分割動作マトリツ
クスを備えた回路網が記載されている。

さらに詳述すると、前記特許の第１１図中には
大規模集積回路の形態になされたスイツチング素
子を用いる５段階回路網OE，Ａ，Ｂ，Ｃ，OSが
示されている。

前記回路網のための制御は二つの階梯レベルに
よる方式によつて行われ、高次レベルの制御
（UC）によつて第１および第５段階を直接制御
し、低次レベル制御（MPP）によつて三つの中
間段階（第２、第３および第４段階）の制御を行
なう。全体の回路網は一つのユニツトUCと８つ
のMPPユニツトとを備えている。

前記米国特許の回路網においては前記必要条件
(a)，(c)，(d)，(g)，(h)，(i)，(l)，(m)は完全に満足
さ
れるが、制御構造部が適切に分散されていないた
めに条件(e)は充分に満足されていない。さらにま
た、前記の特許によつては前記必要条件(b)，(f)は
満足されない。なぜならば、使用される対称マト
リツクスが市販の形式のマイクロプロセツサによ
つて直接制御されておらず、すなわち該制御は不
可能であり、さらにまた、診断部が一つづつのス
イツチングモジユールのレベルに分散されていな
いためである。この対称マトリツクスはその制御
ユニツトに対するインターフエースが同期的な直
列形式のものであり、したがつて前記マトリツク
スに融通性がないためにマイクロプロセツサによ
つて直接制御できない。

前記の全ての必要条件または前記米国特許によ
つては部分的にもしくは全体的に解決されないま
まになされている必要条件を適切に満足させるこ
とのできる構造は、従来技術においては知られて
いない。

これらの問題点は局部的なマイクロプロセツサ
制御ユニツトを設けることによつて一般的なスイ
ツチング機能に関して大きな融通性を有する本発
明の分散制御および分散診断用モジユラPCMス
イツチング回路網によつて解消される。これは、
使用される集積化ユニツトについて将来見込まれ
る技術的な拡張が可能なものである。これによつ
てあらゆる設備条件下で、設備される電源と使用
されるチヤンネル数との間の比を最適化すること
のできるように制御部が充分に分散できる。診断
のために特別に構成された補助回路が設けられて
いるので、前記回路網では診断、障害発生個所の
検出および修復の動作が各構成ユニツト毎のレベ
ルで実施でき、かつ回路網を形成する個々のスイ
ツチングモジユール間の接続についての障害を、
人為的な試験呼を発生することを要部せずに（し
たがつて回路の実質的な過負荷を起すことなく）
処理することができる。この回路網によつて、障
害のある個々の構成ユニツトの迅速で信頼性のあ
る検知が行われ、そしてその結果として、障害の
あるシステムの検知が行われ、したがつて故障ユ
ニツトのみが隔離でき、他のユニツトは何等の大
きな不具合なしにそのまま継続して使用できる。

本発明は、集中制御ユニツトCCを有する自動
交換機の一部を構成する、複数のカスケードタイ
ムステージ１Ｔ……５Ｔを有する分散制御および
分散診断用モジユラPCMスイツチング回路網に
おいて、 (イ) 一連の集積化された周辺部モジユラユニツト
UCP１……UCP１２８を有し、その各々は、
入り側のPCMラインｂ１に接続された入力部
を有する第１タイムステージのスイツチングマ
トリツクスME１……ME２５６と、出側の
PCMラインｂ４に接続された出力部を有する
最終タイムステージのスイツチングマトリツク
スMU１……MU２５６とを備え、 (ロ) 一連の集積化された内部モジユラスイツチン
グユニツトUCC１……UCC１６を有し、その
各々は、複数の第１タイムステージのスイツチ
ングマトリツクスME１……ME２５６の出力
部に接続された入力部を有する第２タイムステ
ージのスイツチングマトリツクスMCE１……
MCE１６と、複数の最終タイムステージのス
イツチングマトリツクスMU１……MU２５６
の入力部に接続された最後から２番目のタイム
ステージのスイツチングマトリツクスMCU１
……MCU１６とを備え、 (ハ) 一連の集積化された中央部モジユラユニツト
UCC′１……UCC′８を有し、その各々は、中間
のタイムステージのスイツチングマトリツクス
MCC１……MCC１６を少なくとも１個備え、
該スイツチングマトリツクスMCC１……MCC
１６の入力部は複数の第２タイムステージのス
イツチングマトリツクスMCE１……MCE１６
の出力部に接続され、前記スイツチングマトリ
ツクスMCC１……MCC１６の出力部は最後か
ら２番目のタイムステージの複数のスイツチン
グマトリツクスMCU１……MCU１６の入力部
に接続され、各モジユラユニツトのスイツチン
グマトリツクスME，MU，MCE，MCU，
MCCは同一の集積化スイツチング要素（EC）
を使用して構成され、１つのマトリツクス中の
集積化スイツチング要素（EC）の数は、その
マトリツクスの入力部／出力部の数に依存し、
そして上記の集積化された周辺部−、内部−お
よび中央部モジユラユニツトUCP，UCC，
UCC′の各々は、単一の標準化されたプリント
配線板に物理的に包蔵されており、該プリント
配線板は本回路網内のモジユラ構造の要素であ
つて、抜き出しおよび交換が可能であり、 (ニ) 各モジユラユニツトUCP，UCC，UCC′内
で、該ユニツト内のスイツチングマトリツクス
ME，MU，MCE，MCU，MCCの作動と、隣
接モジユラユニツトUCP，UCC，UCC′との接
続状態とをチエツクするため、当該ユニツトの
入力端と出力端に接続された集積化された補助
回路RTBE，RTBU，CDTE，CDTUを各モ
ジユラユニツトUCP，UCC，UCC′内に有し、 (ホ) 多数のベースレベルコントローラCTR１を
備え、これは各モジユラユニツトUCP，UCC，
UCC′に一つづつ設けられて多レベル階層構造
制御回路網の最低の階層レベルを構成し、そし
て中間レベルコントローラCTR２，CPからの
ルート指定指令に応答して該スイツチングマト
リツクスME，MU，MCE，MCU，MCCの作
動の制御を行い、しかして該ベースレベルコン
トローラCTR１は前記スイツチングマトリツ
クスME，MU，MCE，MCU，MCCおよびユ
ニツト内の上記補助回路に接続されており、 (ヘ) 上記補助回路RTBE，RTBU，CDTE，
CDTUは上流側および下流側のサンプラー
CDTE，CDTUを含み、該サンプラーはその
一端で該ユニツトのマトリツクスME，MU，
MCE，MCU，MCCの入力部または出力部に
それぞれ接続され、そして他端で前記ベースレ
ベルコントローラCRT１に接続され、自らが
属するユニツトUCP，UCC，UCC′のベースレ
ベルコントローラCTR１の指令を受けると、
該マトリツクスの一つに送られる入り側の
PCM信号を抽出し、また、対応するスイツチ
ングされたPCM信号を抽出し、そして抽出さ
れた信号を、比較のため該ベースレベルコント
ローラCRT１に送る機能を有し、 (ト) モジユラユニツトUCP，UCC，UCC′内の一
つのタイムステージ１Ｔ……５Ｔのマトリツク
スME，MU，MCE，MCU，MCCの入力部お
よびそれに対応する出力部ならびにこのタイム
ステージ１Ｔ……５Ｔの上流側および下流側の
サンプラーCDTE，CDTUと組み合わされて
配置されかつ複数群の二方向性接続ラインｂ１
……ｂ４，ａ１……ａ４，ｃ１，ｃ２を介して
他のタイムステージと接続されている全二重式
の入側および出側トランシーバRTBE，
RTBUを備え、（チ）出側トランシーバRTBUは、前記マト
リツクスの出力部に接続され、マトリツクス
ME，MU，MCE，MCU，MCCによりスイツ
チングされた一方向性の入側の信号を受信しそ
して該信号をその次のタイムステージ２Ｔ……
５Ｔへと二方向性接続ラインを介して送り、さ
らにまた次のタイムステージ２Ｔ……５Ｔに送
られた信号のエコーを、次のタイムステージか
ら別の二方向性接続ラインを介して受信しそし
て一方向性の出力部および下流側のサンプラー
CDTUに送り、（リ）入側トランシーバRTBEは各タイムス
テージの前記マトリツクスの入側に接続されて
いて、前のタイムステージ１Ｔ……４Ｔの出側
のトランシーバRTBUからその次のタイムス
テージ２Ｔ……５Ｔに送られる信号を、該出側
のトランシーバRTBUから二方向性の接続ラ
インを介して受信し、そして該信号を一方向性
の出力部から送出し、該一方向性の出力部は当
該タイムステージの前記マトリツクスおよび上
流側のサンプラーCDTEならびに当該入側トラ
ンシーバの一方向性入力部に接続されており、
該一方向性入力部は二方向性の接続ラインを介
して前のタイムステージ１Ｔ……４Ｔの出側の
トランシーバRTBUに接続されていて、これ
によつて、前のタイムステージに属するユニツ
トUCP，UCC，UCC′のベースレベルコントロ
ーラCRT１において、当該タイムステージの
上流サンプラーCDTEに送られた対応PCM信
号との比較すなわちエコー・チエツクを行うこ
とができ、該信号のフイードバツクは前記の入
側のトランシーバRTBEによつて、該信号の
受信のために使用された経路とを別の経路を経
て行われるように構成したことを特徴とするモ
ジユラPCMスイツチング回路網に関するもの
である。

以下本発明の具体例を添付の図面を参照して説
明する。

第１図は64000端末の容量を有する５つのタイ
ムステージのスイツチング回路網の一例を示す。

以下に示される概念は、当業者によれば容量お
よびステージ数の異なる種々の種類の回路網にも
適用できるであろう。

ME１，ME２，……ME２５６は、スイツチ
ング回路網に接続されかつ図示されていないライ
ンユニツトULから到来する2048群（Ｆ１，Ｆ８，
Ｆ９，Ｆ１６，……Ｆ２０４１，Ｆ２０４８）の
中の８つの受信（入側）PCM群を夫々処理する
ようになされた256のPCMスイツチング要素すな
わちスイツチングマトリツクスを示す。

これらの256のスイツチングマトリツクスは前
記回路網の第１タイムステージ１Ｔのものであつ
て、本出願人の出願に係る1980年５月13日付の伊
国特許出願の第67745−Ａ／80号中に記載されて
いる。

それらはPCMスイツチングマトリツクスであ
つて夫々の該マトリツクスは入側チヤンネルのビ
ツトを直列から並列に変換するための手段と、入
側チヤンネルのデジタル標本の記憶する信号メモ
リと、出側チヤンネルのビツトを並列から直列に
変換するための手段と、入側と出側のチヤンネル
間の接続状態を記憶するための制御メモリと、制
御ユニツトからのデータおよび命令を受けてこれ
らを処理するように構成された制御ロジツクと、
タイミング手段とを含む。前記制御メモリは各出
側チヤンネル毎に制御ロジツクを介して制御ユニ
ツトにより送られる付加ビツト（「話中ビツト」）
を記憶することができる。前記タイミング手段
は、適当な論理レベルで、それが関連する一つま
たはそれ以上の出側チヤンネルのタイムスロツト
内でより多くのスイツチング要素の出側のPCM
信号伝送路の群が並列に接続できるように、並列
から直列への前記変換手段の作動禁止を行なわせ
るためのタイミング手段である。前記の禁止は前
記信号メモリから送出されるデジタル標本を一定
の論理レベルの語によつておきかえることによつ
てなされ、前記制御ロジツクは、データおよび命
令を非同期的な制御ユニツトすなわちコントロー
ラから並列配置データバスおよび制御バス上で直
接に受け、かつマイクロプロセツサである或制御
ユニツトから送られるデータおよび命令を適切に
処理することができる。

このスイツチングマトリツクスは集積回路とし
てつくることができそしてそれらと同様なスイツ
チングマトリツクスと組合せてより容量の大きな
スイツチングマトリツクスを形成することができ
る。

UC１，……UC８は８つの中央ユニツトすなわ
ちスイツチング面を示し、夫々第１タイムステー
ジのスイツチングマトリツクスME１，……ME
２５６を形成するものと同一の形式の、但し８群
ではなく各16のPCM群を処理するようになされ
た３つのタイムステージ２Ｔ，３Ｔ，４Ｔのスイ
ツチングマトリツクスMCE，MCCからなつてい
る。

さらに説明すると、ユニツトUC８について図
面に詳細に示されているように、各中央ユニツト
はMCE１，……MCE１６で示される16の第２タ
イムステージのスイツチングマトリツクス、すな
わち図示のように第１タイムステージのスイツチ
ングマトリツクスME１〜ME２５６に接続され
た16の群を含み、これらは第１タイムステージ１
ＴのスイツチングマトリツクスME１から出る第
１の群が中央ユニツトUC１の入側No.１に、ME
１から出る第２の群が中央ユニツトUC２の入側
No.１に、そして以下同様にしてME１から出る第
８の群が中央ユニツトUC８の入側No.１に夫々接
続される。

このようにして、256のマトリツクスME１，
……ME２５６からでる全ての第１の群は中央ユ
ニツトUC１の256の入側に順次接続され、同じ
256のマトリツクスME１……ME２５６から出る
全ての第２の群は中央ユニツトUC２の256の入側
に順次接続されそして以下同様にして256の該マ
トリツクスから出る８番目の群までが中央ユニツ
トUC８の256の入側に順次接続されている。第２
タイムステージのスイツチングマトリツクス
MCE１，……MCE１６の場合と同様にして、
夫々16の群からなる16の中間タイムステージのス
イツチングマトリツクスMCC１，……MCC１６
の入側が図示のように16の第２タイムステージの
スイツチングマトリツクスMCE１，……MCE１
６の出側に接続され、すなわちマトリツクス
MCE１の出側の第１群が中間タイムステージの
スイツチングマトリツクスMCC１の入側１に接
続され、第２群がマトリツクスMCC２の入側１
に接続され、以下同様にしてマトリツクスMCE
１の出側の第16群までがマトリツクスMCC１６
の入側に接続されている。同様にして、第２タイ
ムステージのスイツチングマトリツクスMCE２
の出側の第１群は中間タイムステージのスイツチ
ングマトリツクスMCC１の入側２に接続され、
以下同様にMCE１６の第16群までがMCC１６の
入側１６に接続されている。

このようにして16の第２タイムステージのスイ
ツチングマトリツクスMCE１，……MCE１６の
出側の第１群が中間タイムステージのスイツチン
グマトリツクスMCC１の16の入側に接続され、
同じマトリツクスMCE１，……MCE１６の出側
の第２群が中間タイムステージのスイツチングマ
トリツクスMCC２の16の入側に接続され以下同
様に前記16の第２タイムステージのスイツチング
マトリツクスMCE１，……MCE１６の出側の第
16群までが中間タイムステージのスイツチングマ
トリツクスMCC１６の16の入側に接続される。

前記の場合と同様な夫々16群からなる最後から
２番目のタイムステージの16のスイツチングマト
リツクスMCU１，……MCU１６の入側が、16の
第２タイムステージのスイツチングマトリツクス
MCE１，……MCE１６と、16の中間タイムステ
ージのスイツチングマトリツクスMCC１，……
MCC１６との間の前記接続の場合に見られたと
同様な態様で、16の中間タイムステージのスイツ
チングマトリツクスMCC１，……MCC１６の出
側に接続されている。

第１タイムステージのスイツチングマトリツク
スME１，……ME２５６の場合と同一の構成の
各８つの群からなる256のスイツチングマトリツ
クスMU１，……MU２５６は最終タイムステー
ジすなわち第５タイムステージ５Ｔのものであ
り、これらの群の入側は８つの中央ユニツト
UCC１，……UCC８の出側に対して順次的に、
かつ第１タイムステージ１Ｔの256のスイツチン
グマトリツクスME１，……ME２５６と８つの
中央ユニツトUC１，……UC８との間の前記接続
態様と同様な態様で接続されている。

第１図に示すように、128のスイツチングマト
リツクスMCC（８つの各UCユニツトについて16
のマトリツクス）ならなる構成された中間タイム
ステージすなわち第３タイムステージ３Ｔは回路
のその他の部分に関して対称的な位置におかれて
いる。

第１図はその点線で表わした領域（周辺部モジ
ユラユニツトUCP１……UCP１２８、内部モジ
ユラユニツトUCC１……UCC１６、中央部モジ
ユラユニツトUCC′１……UCC′８中において、回
路網の実際のモジユール（プリント回路板）に対
応する幾つかの組のスイツチングマトリツクスお
よび関連するコントロールを示しており、これら
は以下ビルデイング基準点から折返される周辺群
モジユラユニツトUCPおよび内部モジユラユニ
ツトUCCとして記載され、第２図、３図および
４図中で詳細に説明する。第１および第５タイム
ステージ１Ｔ，５Ｔのスイツチングマトリツクス
を一つのビルデイングモジユールすなわち周辺部
モジユラユニツトUCPとして、また第２および
第４タイムステージ２Ｔ，４Ｔのスイツチングマ
トリツクスを別の単一モジユールのマトリツクス
として構成し各モジユールを唯一つのコントロー
ラCTR１によつて制御することによつて、第１
図の回路網を折返し型回路網として用いることが
可能になる。

これは同じ接続ユニツトに、入側の群とこれに
対応する出側の群との双方が存在し、これらの双
方の診断は同一のコントローラCTR１によつて
なされることを意味する。

さらにモジユラユニツトUCPおよびUCCのビ
ルデイング基準点からの折返しによつて、単一の
ユニツトの接続容量（1024PCMチヤンネル）を
夫々第１タイムステージ１Ｔおよび第５タイムス
テージ５Ｔ、UCPならびに第２タイムステージ
２Ｔおよび第４タイムステージすなわち最後から
２番目のタイムステージ４Ｔ、UCCで用いられ
る二つの512チヤンネルのブロツクに分割するこ
とが可能になる。

この方法によれば、折返されない態様で単一の
スイツチングユニツトを用いることによつて得ら
れる回路網の全容量（これは1024PCMチヤンネ
ルでなく512のPCMチヤンネルである）に比較し
て、モジユラ回路網の全容量が前記のごとくかな
り拡張できる。

さらにこの方法によれば、前記ビルデイングユ
ニツトすなわちモジユラユニツトのいずれかが故
障した場合に、使用不能リンクの数を512に減ら
すことができる。

この回路網のモジユラ的拡張は、周辺部におい
て周辺部モジユラユニツトUCPの数を漸次増加
させかつ各スイツチング面UCの内部において折
返された内部モジユラユニツトUCCの数を漸次
増加させることによつて実施できる。

この結果、８つの中央ユニツトすなわちスイツ
チング面UCの夫々についての折返し型内部モジ
ユラユニツトUCCによる増加分の各々は、“８つ
の周辺部モジユラユニツトUCPに等しい各増加
分”に相当する。

前記のタイムステージ間の接続によつて回路網
は完全なアクセスを有する回路網となる。この形
式の構造によつて与えられるブロツキングの確
率、モジユールの拡張および縮小の利点は広く知
られている。

前記の完全なアクセスを有する対称的な回路網
は交換機用のスイツチング回路網に他ならない。

この回路網は診断および信頼性の目的のために
分散されなければならない制御回路によつて制御
される。

前記のように、トムソン（Thomson）−CSFに
よる特許においては制御は２−階梯レベル方式を
用いることによつて行なわれる。

本発明においては、第５図に示すようにスイツ
チング回路網のコントローラが交換機の集中制御
ユニツトCC内に集せずに分散方式で配置され、
第３レベルコントローラCTR３、中間レベルコ
ントローラCTR２−CP、ベースレベルコントロ
ーラCTR１で示す三つのレベルのコントローラ
に分かれている。

このような群に属しない部分は、全回路網の中
の中間レベルコントローラCTR２−CPならびに
第３レベルコントローラCTR３であつて、勿論
これは全回路網の中の一部分である。

第３レベルコントローラCTR３は最上階梯の
レベルのコントローラであつて、一般に公知の形
式のマイクロプロセツサ技術によつて形成され
る。

第３レベルコントローラCTR３は第１図には
示されていない電話信号処理を行なう集中制御ユ
ニツトCCから、全回路網の入出力のために行う
べき回路の接続およびその解除についての情報を
受ける。接続命令についてはCTR３はタイムス
テージ間の接続の「話中」状態に基きかつ前記タ
イムステージ中での中継遅延を最小化するための
公知のアルゴリズムを加えながら第１タイムステ
ージ１Ｔと第２タイムステージ２Ｔの間および第
４タイムステージ４Ｔと第５タイムステージ５Ｔ
の間の接続経路をサーチする。

可能な接続経路が見出されると、CTR３は実
際上の接続作業を中間レベルのコントローラ
CTR２−CPに行なわせる。

中間レベルコントローラCTR２−CPもまた公
知の形式のマイクロプロセツサ技術によつて形成
される。この中間レベルコントローラの役割は次
のようにして割当てられる。

各コントローラCTR２は8000チヤンネルのユ
ニツトUC（第１図）を制御する。

CTR２はCTR３から送られた接続および接続
解除メツセージを受け取つてチエツクし、すなわ
ち、接続命令についてはその経路をサーチするこ
とによつて、また接続解除命令の場合には話中経
路を解放することによつてチエツクする。

第２タイムステージ２Ｔと第３タイムステージ
３Ｔとの間および第３タイムステージ３Ｔと第４
タイムステージ４Ｔとの間の接続は、タイムステ
ージ間接続の話中状態の考慮下に、かつこれらタ
イムステージ中での中継遅延を最小化する方法を
適用することによつて行なわれる。

ベースレべル（第１レベル）コントローラ
CTR１は16当り、一つの周辺ユニツト中間レベ
ルコントローラCPが配置される。

各コントローラCPはCTR３からは受けた接続
およびその解除に関するメツセージを受信してチ
エツクし、第１レベルコントローラCTR１に接
続および解除命令を送る。

階梯が最も低い第１レベルコントローラCTR
１もまた周知のマイクロプロセツサ技術によつて
形成される。CTR１は中央部、内部および周辺
部モジユラユニツトを制御しそして以下の動作を
行なう。

− CTR２およびCPから受けた接続および解除
命令の受信とチエツク。

− 一つのスイツチングユニツトをなす第１図の
スイツチングユニツトへの接続および解除命令
の送出。

集中制御ユニツトCCから送られる接続および
解除命令の実行態様についてはすでに述べた。

障害の局在化および診断に関する技術的問題は
全てのスイツチングユニツトに対してそれら自体
の自己診断システムを設けることで解決され、こ
れは第１レベルコントローラCTR１および各モ
ジユラユニツト中に組込まれた以下に説明する適
当な補助回路CDT，RTBによつて行なわれる。
このようにしてユニツトは障害の検知および局地
限定に関してほとんど自身でその目的を達成でき
るものとなる。回路の中のモジユラユニツトに関
連しない部分CTR２−CP，CTR３については、
障害の診断および修復は周知の方法によつて実施
できる。

第２図は、第１図にUCP１として示した周辺
部モジユラユニツトを示す。図中、１Ｔおよび５
Ｔは第１図の場合と同様なタイムステージを表わ
している。

ME１，ME２，MU１，MU２，CTR１は第
１図の場合と同じブロツク部材を示す。

第２図中、CDTE１，CDTE５およびCDTU
１、CDTU５は伝達状態の診断のための４つの
サンプラーすなわちサンプリング回路を示し最初
の二つのものは周辺部モジユラユニツトUCP１
の入側に、他の二つのものは出側におかれてい
る。すなわちCDTEは上流側のサンプラーを表わ
し、CDTUは下流側のサンプラーを表わす。

前記サンプラーは夫々高集積度の集積回路から
なり、第１タイムステージのスイツチングマトリ
ツクスME１，ME２および最終タイムステージ
のスイツチングマトリツクスMU１，MU２中に
入る16群の組の中のPCM群から所定のフレーム
遅延を伴なうチヤンネルに関する８ビツトを抽出
する機能を実行する。この８ビツトは記憶されそ
してデータバスを介して第１レベルコントローラ
CTR１に送られる。

CDTE１，CDTE５等の回路については本出願
人による1980年２月20日付の伊国特許出願67259
−Ａ／80中に記載されている。

RTBE１，RTBE５およびRTBU１，RTBU
５は４つの全二重式トランシーバを示し、最初の
二つのものは夫々第１タイムステージ１Ｔおよび
第５タイムステージ５Ｔの入側におかれそして他
の二つのものは夫々前記タイムステージの出側に
おかれている。

RTBEおよびRTBUの回路については、本出
願人による1979年10月14日付の伊国特許出願第
68914−Ａ／79号中に記載されている。

トランシーバRTBE，RTBUの二方向性によ
つて、両方の伝送方向に対して一つの経路を用い
ることが可能になる。

これらのトランシーバはラインの遠隔端部にお
かれた回路RTBに到来する信号を逆方向に伝送
しそれによつて何等特別のタイムステージ間接続
を要することなく送信信号と逆送信号との間の比
較（エコーチエツク）が可能になり、したがつて
これは接続部の導通性の診断のために用いられ
る。

RTBE_ULおよびRTBU_ULは接続回路網の周辺部
に設けられたラインユニツトULの入側および出
側に配置されたトランシーバを表わし、しかして
これは前記のトランシーバと同様なものである。

一般に第１レベルコントローラCTR１はスイ
ツチングマトリツクスME１，ME２，MU１，
MU２およびサンプラーCDTE１，CDTE５およ
びCDTU１，CDTU５を二方向性のバスbdを介
して制御するマイクロプロセツサからなる。さら
に、該コントローラCTR１はこの二方向性のバ
スbdを介して中間レベルコントローラCPと対話
することもできる。

第２図にそのブロツク図を示すが、回路の動作
は次の通りである。16の入側回線ラインユニツト
ULからトランシーバRTBE１を介してスイツチ
ングマトリツクスME１，ME２ならびに上流側
のサンプラーCDTE１に接続された16の入側回線
が、周辺部モジユラユニツトUCP１の入側に接
続される。

スイツチングマトリツクスME１，ME２は、
コントローラCTR１からバスbdを介してスイツ
チング命令を受信した際に入側および出側のチヤ
ンネルの間で適当なスイツチング動作を行なう。

スイツチングマトリツクスME１、ME２から
出る第１タイムステージＴ１に属する16の群は
夫々出側のトランシーバRTBU１を介して次の
タイムステージ２Ｔの入側のトランシーバ
RTBE２に伝送される。

第２タイムステージ２Ｔの入側のトランシーバ
RTBE２によつて受信された各群は、その前の
第１タイムステージ１Ｔの出側のトランシーバ
RTBU１に再び伝送され、次いで出側のサンプ
ラーCDTU１に送られる。第４タイムステージ
４Ｔのスイツチングユニツトに関連するトランシ
ーバRTBU４の出側の16の回線は、周辺部モジ
ユラユニツトUCP１の入側について説明したの
と同様にしてトランシーバRTBU５、スイツチ
ングマトリツクスMU１，MU２、サンプラー
CDTE５，CDTU５を介してモジユラユニツト
UCP１の出側に接続され、ライン次いでユニツ
トULのトランシーバRTBE_ULに接続される。か
くして、16の出線がRTBE_ULに接続される。

第３図は中央ユニツトUC８中の折返された内
部モジユラスイツチングユニツトUCC１をより
詳細に示す。

図中MCE１，MCU１，CTR１は既述の図面
に示したものと同様なブロツクを表わし、しかし
てスイツチングマトリツクスMCE１およびMCU
１は、256チヤンネルからなるME１の場合と同
様な４つのスイツチング要素EC１，EC２，EC
３，EC４を所定のマトリツクス形成法に従つて
相互に接続することによつて形成されたもので、
これは512チヤンネルの一つの非ブロツク形スイ
ツチングマトリツクスである。

これの構成およびその動作は、第１図のスイツ
チングマトリツクスME１，……ME２５６の説
明の文節中に引用された伊国特許出願第67745−
Ａ／80号中に記載されており、特にその具体的な
構成は前記特許出願の添付図面第３図中に示され
ている。

コントローラCTR１は、スイツチングマトリ
ツクスMCE１およびMCU１中に含まれる４つの
スイツチング要素に命令を出す。

第３図中にRTBE，RTBU，CDTE，CDTU
によつて示されるブロツクは、第２図に示すもの
と同様でありかつ同様な方法で接続されている。

第３図中のにa₁，a₂，a₃，a₄で表わされる導線
は第１図に示すものと全く同一である。

第３図中のバスbdおよび導線bcは第２図に示
すものと同一である。

第４図は、中央ユニツトUC８中の折返されて
いないユニツトである中央部モジユラユニツト
UCC′１を示す。

この図中、MCC１，MCC２，CTR１および
c₁，c₂は第１図に示すものと同様なブロツクおよ
び同様な導線を示し、RTBE，RTBU，CDTE，
CDTUは第３図中に示すものと全く同様なブロ
ツクを示す。

第３図および第４図中に例示したスイツチング
マトリツクスMCE１，MCU１，MCC１，MCC
２の構成に関しては、もし所望ならば２倍の容量
のマトリツクスを、第１図の全体の回路網の構造
を変更することなく使用できる。

第２図、３図、４図について説明すると、入側
のトランシーバRTBEによつて受信された信号
群の再度の伝送が、それらが受信された経路と同
一の経路を介して行なわれる場合には、該経路そ
れ自体に基づく障害（たとえば回路の開放）が検
出されないことのある点に注意すべきである。

しかして実際にはこのような場合には入り側の
トランシーバRTBEの上流におかれたトランシ
ーバRTBUが受信することがある。なぜならば
ケーブルの反射のため（開放回路）偽エコーが生
じ、そのために伝送状態診断用サンプラーが誤動
作を起すことがあり得るからである。

前記の回路についてのかかる欠点を解消する簡
単で容易な方法は、種々のモジユラユニツト間の
接続部と共に設けられた第二の経路を診断用信号
群のフイードバツクすなわち逆方向伝送のために
用いることである。

実際には、第１図に示すように、たとえば内部
モジユラユニツトUCC１内の第２タイムステー
ジのスイツチングマトリツクスMCE１が二つの
経路a₁のみを介して周辺部モジユラユニツト
UCP１内の第１タイムステージのスイツチング
マトリツクスME１，ME２に接続されており、
同様にして内部モジユラユニツトUCC１内の最
後から２番目のタイムステージのスイツチングマ
トリツクスMCU１と周辺部モジユラユニツト
UCPI内の最終タイムステージのスイツチングマ
トリツクスMU１，MU２との間に二つの経路a₄
が設けられている。

同様な方法が全ての折返し型内部モジユラユニ
ツトUCC内のスイツチングマトリツクスおよび
非折返し型中央部モジユラユニツトUCC′内のス
イツチングマトリツクスの間の接続の際にもとら
れている。

一つのモジユラユニツトによつて処理される
PCMチヤンネルの数で示される値である容量値
は、前もつて決まつている値であるが、本発明で
は交換可能なユニツト（コネクタを備えた基板）
を前記モジユラユニツトとして使用でき、この交
換によつて容量値を所望通りに調整できる。この
ような交換可能ユニツト自体は現在の電気技術に
よつて製作できる。

さらに具体的に説明すると、前記の容量値は次
の特性に基いて決定される。

− 使用されるスイツチングマトリツクスのごと
き要素ME，MCE，MCC，MCU，MUの特性 − 診断のために使用される補助回路CTD，
RTBの特性 −ベーすレベルコントローラCTR１として使
用される市販マイクロプロセツサの特性、およ
び − たとえばDIN規格に合致した「ドツピオ・
ヨーロツパ（Doppio Europa）」のような標準
基板寸法についての規格をも考慮した関連周辺
回路の特性。

ここに記載したものの場合と同様な、同一の形
式の交換可能な部材を現在の電気技術に従つて集
約的に使用して製作された回路網を利用すること
は、回路網の製作、保存および保守の点で非常に
有利である。

第５図は集中制御ユニツトCC中の第３レベル
コントローラCTR３、第２レベルコントローラ
CTR２−CPおよびベースレベル（すなわち第１
レベル）コントローラCTR１の配置態様の概要
を示す図である。

ベースレベルコントローラCTR１に付された
数字１，８，９，24，16，113，114，128は該コ
ントローラCTR１の所要数である。したがつて、
たとえば各中央ユニツトUC（図中ではUC１，…
…UC８）についてはそれぞれ２４のCTR１が設
けられ各中間レベルコントローラCPについては
それぞれ16のCTR１が設けられている。CTR１
から出ている矢印は、これらのコントローラが使
用されるモジユラスイツチングユニツト（内部モ
ジユラユニツトUCC１……UCC１６、中央部モ
ジユラユニツトUCC′１……UCC′８、周辺部モジ
ユラユニツトUCP１……UCP１６，UCP１１３
……UCP１２８）を示している。

診断は、回路網を構成するモジユラスイツチン
グユニツトUCP，UCC，UCC′に分散された形態
で行なわれる。

この診断は前記三種類のモジユラスイツチング
ユニツトについて同様な方法で行われるので、説
明を簡単にするために折返し型内部モジユラユニ
ツト（第３図中のUCC１）に関する診断方法を
一例として説明する。

第２レベルコントローラCTR２は、中央ユニ
ツトUC８について行なわれる経路サーチの場合
には、二方向性の経路bcを介して押返し型内部
モジユラユニツトUCC１に対して入チヤンネル
および出チヤンネルの間の相互接続命令を送出
し、ここで後者は第２タイムステージのスイツチ
ングマトリツクスMCE１または第４タイムステ
ージのスイツチングマトリツクスMCU１に対応
する。

ベースコントローラCTR１は、「接続命令」が
前記のMCE１あるいはMCU１のいずれについて
のものであるかを把握することができる。たとえ
ばMCE１に関する命令であつて、この命令が受
信信号１用のチヤンネルａを送信信号１６用のチ
ヤンネルｂに接続する命令である場合について説
明する。

CTR１はスイツチングユニツト中に含まれる
信号（受信−送信信号）命令番号（order
number）に基づいてスイツチングユニツト、す
なわちEC１を選択し、かくして、EC１の入側１
のチヤンネルａと出側８のチヤンネルｂと接続さ
れる。

CTR１はEC２の出側８のチヤンネルｂを予め
不作動化する。EC２の出側は、EC１の対応する
出側と並列に接続されている（AND−結線）。

ベースレベルコントローラCTR１はすでに形
成されているかもしくは形成されつつあるあらゆ
る接続部について、以下に述べる手順により診断
を行なうことができる。ただし、各々の場合に応
じて診断方法の態様は多少変化するであろう。

診断方法の一例について説明すると、入群１の
チヤンネルａの８ビツトを抽出しこれを出群１６
のチヤンネルｂの８ビツトと比較する。チヤンネ
ルｂの８ビツトは、その次のタイムステージに接
続された経路a₂に出た８ビツトである。この比較
は、第２タイムステージのスイツチングマトリツ
クスMCE１中の接続中継部によつてもたらされ
るフレームユニツトの遅れを考慮に入れて行なわ
れる。

このようにして、診断は第２タイムステージの
スイツチングマトリツクスMCE１のみでなくそ
れと異なつたタイムステージのスイツチングマト
リツクスとの接続部についても行なわれる。

この診断方法は回路網の全てのタイムステージ
について実施することによつて、回路網の入側と
出側との間の接続部全部の中に含まれる隣接スイ
ツチングユニツト相互間の接続状態が診断でき、
回路網内で診断されずに残る部分は全くない。

さらに詳述すれば、ベースレベルコントローラ
CTR１は前記の中継の遅れを計算し、８ビツト
抽出命令をサンプラーCDTE，CDTUに夫々送
り、そして最後にそれらの中味を比較する。

この比較結果が「良」であれば、ベースレベル
コントローラCTR１は、各々の場合にとられる
態様にしたがつてその制御動作を継続する。比較
結果が「不良」であると、これは第２タイムステ
ージのスイツチングマトリツクスMCE１、内部
モジユラユニツトUCC１のトランシーバRTBU、
またはRTBUに接続されかつ次のタイムステー
ジに属するトランシーバRTBE、もしくは前記
の各ブロツク部材に関連する全ての相互接続部の
うちのいずれかが故障したことを意味する。

この故障や誤動作はCTR１の周辺のユニツト
特にサンプラーCDTE，CDTUおよびそれらの
夫々の接続部にも起ることがあり得る。

ベースレベルコントローラCTR１の演算ユニ
ツト（マイクロプロセツサ、メモリ）において生
じる障害の検出は、公知の自己診断方法（パリテ
イチエツク、ソフトウエアートラツプ）によつて
なされる。

また中間レベルコントローラCTR２およびベ
ースレベルコントローラCTR１の間の導線bcの
良好な動作を確認するテストも、たとえばメツセ
ージパリテイチエツク（チエツク−サム）のよう
な周知の検査方法によつて行なわれる。

このような誤動作は内部モジユラユニツト
UCC１の内部にも起り得るしあるいはその次の
タイムステージのトランシーバRTBEおよびそ
れに関連する接続部にも起り得る。

種々のベースレベルコントローラCTR１から
出された誤動作信号は中間レベルコントローラ
CTR２に送られ、該信号は装置設計の際に決定
された態様にしたがつて処理され、障害が発生し
たユニツトが隔離され、そして引きつづいて回路
網の修復がなされる。この修復は公知の任意の方
法を用いて行なわれる。

コントローラのツリー（tree）の枝の部分を構
成する高次レベルのコントローラCTR２，CP，
CTR３の診断は公知の手法によつて行なわれる。

前記の診断操作では、接続部のテストのための
種々の検査方法が利用できる。たとえば、接続部
をその形成直後にテストすること、すでに形成さ
れた接続部の全部もしくは一部を定期的に走査す
ること、または装置の設計の際に決定された優先
順序に従つて両方のテストを行なうことができ
る。

一般には、前記の形成直後の接続部の検査を最
優先に行うべきである。

さらに、前記の診断操作は、交換機内の既設の
監視装置によつて行なわれる公知の全体的な回路
網監視操作と併用して行うことができる。

前記の説明から明らかなように、ベースレベル
（第１レベル）コントローラCTR１の作業は、中
間レベルコントローラCTR２からの命令（接続
および解除命令）の実行、形成された接続部の診
断、および自己診断をこの優先順位にしたがつて
行うことであり、さらにまた、このCTR１は導
線bcを介してCTR２に警報信号を送るように構
成されている。

前記の折返し型ユニツトおよび全二重式のトラ
ンシーバRTBE，RTBUを探索してタイムステ
ージ相互間の部材の接続状態を検査する別の方法
を第６図に示す。

第６図に示す各ブロツクは第２図、３図および
４図中ですでに説明したものと同様である。

第６図中、m₁は二方向性のPCM信号伝送用補
助経路であり、一層詳細にいえばm₁は、この回
路網の第１タイムステージ１Ｔのスイツチングマ
トリツクスME１から第２タイムステージ２Ｔの
マトリツクスMCE１と通じる経路および第４タ
イムステージ４ＴのマトリツクスMCU１から第
５タイムステージ５ＴのマトリツクスMU１に通
じる経路である。

m₂は第２タイムステージ２Ｔのスイツチング
マトリツクスMCE１から第３タイムステージ３
ＴのマトリツクスMCC１に通じる二方向性の
PCM信号伝送用補助経路、ならびに後者のマト
リツクスMCC１から第４タイムステージ４Ｔの
マトリツクスMCU１に通じる同様な経路である。

m₃は二方向性のPCM信号伝送用補助経路であ
り、一層詳細にいえばm₃は、第２タイムステー
ジ２Ｔと第３タイムステージ３Ｔとの間の接続状
態に関する診断（エコーチエツク）のために使用
される補助経路、ならびに第３タイムステージ３
Ｔと第４タイムステージ４Ｔとの間の接続状態に
関する診断のために使用される補助経路を示す。

m₄は二方向性のPCM信号伝送用補助経路であ
り、一層詳細にいえばm₄は第１タイムステージ
１Ｔと第２タイムステージ２Ｔとの間の接続状態
に関する診断のための補助経路、ならびに第４タ
イムステージ４Ｔと第５タイムステージ５Ｔとの
間の接続状態に関する診断のための補助経路であ
る。

第２図中ですでに説明した周辺部モジユラユニ
ツトUCP１を、トランシーバRTBU１とサンプ
ラーCDTU１との間の接続ならびにトランシー
バRTBE５とサンプラーCDTE５との間の接続に
ついて変更を加えて第６図に示す。

さらに詳述すると、この変更は第１タイムステ
ージのスイツチングマトリツクスME１に関連す
るサンプラーCDTU１を、第２図中におけるよ
うにトランシーバRTBU１の出側の接続せずに、
トランシーバRTBE５の出側に接続したこと、
および、最終タイムステージのスイツチングマト
リツクスMU１（第６図）の入側を、第２図中に
おけるようにトランシーバRTBE５の出側に接
続せずに、トランシーバRTBE１の出側に接続
したことである。

第３図および第４図ですでに説明した内部モジ
ユラユニツトUCC１および中央部モジユラユニ
ツトUCC′１を、トランシーバRTBUとサンプラ
ーCDTUとの間の接続ならびにトランシーバ
RTBEとサンプラーCDTEとの間の接続について
変更を加えて第６図に示す。

上記の変更は第１タイムステージのスイツチン
グマトリツクスME１に関連するサンプラー
CDTU１を第２図に示すようにトランシーバ
RTBU１の出側に接続せずに、トランシーバ
RTBE５の出側に接続したこと、および、最終
タイムステージのスイツチングマトリツクスMU
１（第６図）の入側を第２図に示すようにトラン
シーバRTBE５の出側に接続せずに、トランシ
ーバRTBU１の出側に接続したことである。

さらにまた、第３図に示した折返し型内部モジ
ユラユニツトUCC１についての変更を第６図に
示す。この変更は第２タイムステージのスイツチ
ングマトリツクスMCE１に関連するサンプラー
CDTUが第６図中ではCDTU２として示されて
おり、そしてここではその入側が、最後から２番
目のタイムステージのスイツチングマトリツクス
MCU１の側におかれた入側トランシーバRTBE
４（第６図）に接続されていること、および、第
４タイムステージ４ＴのサンプラーCDTE４が第
２タイムステージMCE１の側におかれたトラン
シーバRTBU２の出側に接続されていることで
ある。

さらに、最後から２番目のタイムステージのス
イツチングマトリツクスMCU１の出側はトラン
シーバRTBE２の入側に接続されており、そし
て第２タイムステージのスイツチングマトリツク
スMCE１の入側はトランシーバRTBU４の入側
に接続されている。

非折返し型中央部モジユラユニツトUCC′１
（第４図）についても第６図中では同様な変更が
加えられており、すなわち中間タイムステージの
スイツチングマトリツクスMCC１の出側はトラ
ンシーバRTBE３の入側に接続されている。
MCC１の入側は第４図に示すようにトランシー
バRTBEに接続されておらず、トランシーバ
RTBU３の入側に接続されている。

第６図は、経路m₂がたとえば第２タイムステ
ージのスイツチングマトリツクスMCEの出側と
第３タイムステージのマトリツクスMCC１の入
側との間の接続のための、さらにまた、該マトリ
ツクスMCC１の出側と第４タイムステージのマ
トリツクスMCU１の入側との間の接続のための
手段として使用される態様を示している。

回路網の種々のタイムステージ間の配線の接続
状態の診断のために、二方向性の補助経路m₃が
用いられる。m₃は第３図および第４図の回路に
おいて第３タイムステージと第４タイムステージ
との間の経路である。

第６図のブロツク図の記載のごとくタイムステ
ージ間の接続を行なうことによつて得られる利点
は次の通りである。

− タイムステージ間の接続状態の診断のための
経路が他から完全に分離され、したがつて接続
状態の診断を既述の方法によつて種々の経路を
用いて行なうときに必要であつた予備調整操作
が、第６図に示した方法の場合にはもはや不必
要である。

− タイムステージ間の接続状態の診断が不必要
な場合には、回路網内で用いられるケーブルの
数を半分に減らすことができる。この場合には
二方向性の経路m₁およびm₂があるだけで、公
知の技術の場合のような診断用経路の接続状態
の複雑な検査は不必要である。スイツチングユ
ニツト、特にMCC１，MCU１，MCE１，ME
１の出側に夫々設けられた点線P₁，P₂，P₃お
よびP₄（第６図）によつて表わされる接続部を
形成するだけで充分である。

前記接続部P₁……P₄を利用して前記マトリツ
クスの出側を伝送状態診断用サンプラーCDTU
の入側に、出力の伝送のために直接接続すること
によつて、モジユラユニツトを変化させずに診断
操作が実施できる。

前記に説明した本発明は、当業者によつて可能
な簡単な態様変化によつて、チヤンネル容量の異
なつたまたはタイムステージのより多いもしくは
少ない種々の回路網にも適用できることは明らか
であろう。

たとえば、タイムステージの数に変りがなく、
そして回路網の全容量が65536チヤンネルから
131072チヤンネルに倍増されたときには、第１図
のスイツチング面UCを８から16に倍増し、そし
て周辺部モジユラユニツトUCPを、２倍の数
（256）の、ビルデイング基準点から折返された型
の内部接続ユニツトUCCで置換えればよい。
UCPではなくUCCの変更によるのは、16面のUC
に対する完全なアクセスを維持する必要があるた
めである。

容量が同一の65536チヤンネルで、タイムステ
ージの数が７である回路網を得るためには、全回
路網を通して周辺部モジユラユニツトUCP形の
ユニツトのみを使うようにすればよい。

このように本発明は、容量が数百PCMチヤン
ネルから数十万PCMチヤンネルの範囲にわたり、
タイムステージの数が１−７である種々の回路網
を包含する。

次に、本発明の回路網のタイムステージ例えば
第１タイムステージ１Ｔで実施される診断方法に
ついて説明する。

先ず第１図および第２図を参照し、周辺部モジ
ユラユニツトUCP１の入側の群F1に属するチヤ
ンネルａが、出側の群Ｆ８に属するチヤンネルｂ
に接続されたと考える。

通話用チヤンネルａはトランシーバRTBE１
を介して第１タイムステージのスイツチングマト
リツクスME１の入側１に接続される。ME１の
出側Ｆ８に接続さえたチヤンネルｂは、RTBU
１を介して内部モジユラユニツトUCC上のトラ
ンシーバRTBE２に通じている。該UCCは第２
タイムステージのマトリツクスを含み、該マトリ
ツクスは出側の群F8に通じている。このときに、
第１タイムステージからの通話チヤンネルが第２
タイムステージのスイツチングマトリツクス
MCE中の適当なスイツチング要素に接続されそ
して更にRTBE１に接続される。出側の群Ｆ８
からの信号を搬送する前記の二方向性ラインの他
の第２のラインがあり、すなわち、周辺部モジユ
ラユニツトUCP１と内部モジユラユニツトUCC
を接続する第２のライン、例えば出側の群Ｆ１６
からの信号を搬送する第２のラインがある。かく
して、オクテツト信号を受けたトランシーバ
RTBE２は、該信号を、第２のラインを使用し
てRTBU１に送り返す。これは該トランシーバ
内の適当な接続路を設けることにより実施でき
る。第２タイムステージから第１タイムステージ
に向かう伝送方向を基準とした場合のRTBU１
の出側は、サンプラーCDTU１に接続される。

第１タイムステージのマトリツクスME１を経
る経路が設定されると、べースレベルコントロー
ラCTR１はサンプラーCTDE１およびサンプラ
ーCDTU１に、入チヤンネルの８ビツト信号お
よびスイツチングされたチヤンネルの８ビツト信
号を抽出する指令を送り、この際そのスイツチン
グ操作とトランシーバRTBE２への伝送と返送
に要する時間が（CDTU１に関する限り）考慮
される。

CDTE１とCDTU１はこれらの８ビツトの信
号をベースレベルコントローラCTR１に送り、
該コントローラはそれらを比較する。これらの８
ビツト信号が互いに等しいならば、スイツチング
操作が正確に行われそしてタイムステージ相互間
の接続状態が正常であることがわかる。比較の際
に差が生じた場合には、これによつて、故障のあ
ることがわかる。

前記の比較操作に使用されるベースレベルコン
トローラCTR１はマイクロプロセツサから構成
され、そして回路網のスイツチング動作の時期に
依存することなく（indepeendent）動作するも
のである。

一層詳細に述べれば、ベースレベルコントロー
ラCTR１は全く普通の型のマイクロプロセツサ
であり、そしてこれは中央処理ユニツト、データ
およびプログラムのメモリ、入力／出力インタフ
エース等からなるものである。その動作は実質的
に三段階からなり、これらの段階は循環的に
（cyclically）順次行われる。第１番目の段階は、
上位レベルのコントローラから来るメツセージを
含む接続／解放命令からなる入力キユーをモニタ
リングする段階であり、第２番目の段階は、前記
命令を実行する段階であり、第３番目の段階は、
“当該コントローラCTR１が属するユニツト”の
動作をチエツクし、チエツクの結果を前記の上位
レベルのコントローラに伝送する段階である。

新たな接続／解放命令がない場合には、前記の
診断段階の操作が連続的に行われる。診断段階
（チエツク段階）は、スイツチング部材上の作動
系によつて行われる。前記のチエツク操作の一部
は、ベースレベルコントローラCTR１のプログ
ラムに従つて行われ（スイツチング部材の保持メ
モリのチエツクが行われる）、チエツク操作の別
の一部は、モジユラユニツトの補助回路部である
トランシーバRTBおよびサンプラーCDTの作動
下に行われ、すなわちこの場合の診断は、トラン
シーバRTBとサンプラーCDTを使用して行わ
れ、これらの補助部材を共働させることによりタ
イムステージ相互間の接続状態とスイツチング要
素の正確な作動機能の両方をチエツクする。この
診断は、サンプラーCDTとトランシーバRTBの
動作のチエツク、接続経路をチエツク、スイツチ
ング要素のチエツク等を包含する。これらのコン
トローラ自体の作動に関するチエツクは本発明の
範囲外の事項であり、常法に従つて実施できる。

スイツチング動作に関する命令（接続または解
放の命令）が出されたことを探知した場合には、
チエツク操作を停止させるためのチエツク操作停
止命令が発信される。次いで、該コントローラ
は、この場合に必要なスイツチング操作を行い、
スイツチング部材を作動させる（該スイツチング
操作は、たとえば本出願人の出願に係る特願昭56
−64298号明細書に記載の方法によつて行われ
る）。其後に、“今行われた操作”の診断を開始す
る。前記のスイツチング操作には一般に100μsの
オーダの時間が必要である（この100μsという時
間は、普通のPCMフレームの時間125μsよりも多
少短い時間である）。この所要時間は、当該コン
トローラの中央処理ユニツトのための基本クロツ
ク周波数４Hzを考慮に入れたときの時間である。

前記診断は、モジユラユニツトの補助部材であ
るトランシーバRTBおよびサンプラーCDTの作
動下に行われる。この診断の開始のために必要な
入側サンプラーのセツテイングのために、一般に
50μsのオーダの時間が必要である。

前記の診断回路が適切にセツトアツプされた後
に（このセツトアツプのために１〜３フレームに
相当する時間が必要である）、該コントローラは
入側／出側の８ビツト信号すなわちオクテツトを
読みとり（接続の場合）、あるいは出側のオクテ
ツトを読みとり（解放の場合）、これによつて、
スイツチング要素ECのスイツチング操作の正確
性をチエツクする。このチエツクのために100μs
のオーダの時間が必要である。読みとられた前記
オクテツトが“故障の発生”を意味するものであ
る場合には（この故障は、スイツチング部材また
はタイムステージの接続部材の故障であり得る）、
警告信号が上位レベルのコントローラに送られ
る。前記の操作が具合よく完了した場合には、ベ
ースレベルコントローラCTR１は、その後にス
イツチング部材の診断（これは既述のごとくサイ
クル操作である）を再び開始する。

本発明の範囲内で種々の態様変化が可能であ
る。

【図面の簡単な説明】

第１図は本発明に係るモジユラ接続ユニツト
UCC，UCPを備えたPCM−スイツチング回路網
の概要図、第２図は、第１図中にUCP１として
示したビルデイング基準点から折返された型の周
辺部モジユラユニツトのブロツク図、第３図は第
１図中にUCC１として示したビルデイング基準
点から折返された型の内部モジユラユニツトのブ
ロツク図、第４図は第１図中にUCC′１として示
した非折返し型の中央部モジユラユニツトのブロ
ツク図、第５図は第１図に示した回路網中のコン
トローラの配置態様を示し、第６図は第２図、３
図および４図に記載の具体例とは別の具体例を示
す図である。１Ｔ〜５Ｔ……タイムステージ、Ｍ，MC……
スイツチングマトリツクス、UCC……内部モジ
ユラユニツト、UCP……周辺部モジユラユニツ
ト、RTB，CTD……補助回路、CTR１，CTR
２、CD，CTR３……コントローラ、CDTE，
CDTU……サンプラー、RTBE，RTBU……ト
ランシーバ、ａ，ｂ，ｃ……導線、m₁〜m₄……
二方向性の補助経路、ｐ……接続部。

Claims

【特許請求の範囲】１集中制御ユニツトCCを有する自動交換機の
一部を構成する、複数のカスケードタイムステー
ジ１Ｔ……５Ｔを有する分散制御および分散診断
用モジユラPCMスイツチング回路網において、 (イ) 一連の集積化された周辺部モジユラユニツト
UCP１……UCP１２８を有し、その各々は、
入り側のPCMラインｂ１に接続された入力部
を有する第１タイムステージのスイツチングマ
トリツクスME１……ME２５６と、出側の
PCMラインｂ４に接続された出力部を有する
最終タイムステージのスイツチングマトリツク
スMU１……MU２５６とを備え、 (ロ) 一連の集積化された内部モジユラスイツチン
グユニツトUCC１……UCC１６を有し、その
各々は、複数の第１タイムステージのスイツチ
ングマトリツクスME１……ME２５６の出力
部に接続された入力部を有する第２タイムステ
ージのスイツチングマトリツクスMCE１……
MCE１６と、複数の最終タイムステージのス
イツチングマトリツクスMU１……MU２５６
の入力部に接続された最後から２番目のタイム
ステージのスイツチングマトリツクスMCU１
……MCU１６とを備え、 (ハ) 一連の集積化された中央部モジユラユニツト
UCC′１……UCC′８を有し、その各々は、中間
のタイムステージのスイツチングマトリツクス
MCC１……MCC１６を少なくとも１個備え、
該スイツチングマトリツクスMCC１……MCC
１６の入力部は複数の第２タイムステージのス
イツチングマトリツクスMCE１……MCE１６
の出力部に接続され、前記スイツチングマトリ
ツクスMCC１……MCC１６の出力部は最後か
ら２番目のタイムステージの複数のスイツチン
グマトリツクスMCU１……MCU１６の入力部
に接続され、各モジユラユニツトのスイツチン
グマトリツクスME，MU，MCE，MCU，
MCCは同一の集積化スイツチング要素（EC）
を使用して構成され、１つのマトリツクス中の
集積化スイツチング要素（EC）の数は、その
マトリツクスの入力部／出力部の数に依存し、
そして上記の集積化された周辺部−、内部−お
よび中央部モジユラユニツトUCP，UCC，
UCC′の各々は、単一の標準化されたプリント
配線板に物理的に包蔵されており、該プリント
配線板は本回路網内のモジユラ構造の要素であ
つて、抜き出しおよび交換が可能であり、 (ニ) 各モジユラユニツトUCP，UCC，UCC′内
で、該ユニツト内のスイツチングマトリツクス
ME，MU，MCE，MCU，MCCの作動と、隣
接モジユラユニツトUCP，UCC，UCC′との接
続状態とをチエツクするため、当該ユニツトの
入力端と出力端に接続された集積化された補助
回路RTBE，RTBU，CDTE，CDTUを各モ
ジユラユニツトUCP，UCC，UCC′内に有し、 (ホ) 多数のベースレベルコントローラCTR１を
備え、これは各モジユラユニツトUCP，UCC，
UCC′に一つづつ設けられて多レベル階層構造
制御回路網の最低の階層レベルを構成し、そし
て中間レベルコントローラCTR２，CPからの
ルート指定指令に応答して該スイツチングマト
リツクスME，MU，MCE，MCU，MCCの作
動の制御を行い、しかして該ベースレベルコン
トローラCTR１は前記スイツチングマトリツ
クスME，MU，MCE，MCU，MCCおよびユ
ニツト内の上記補助回路に接続されており、 (ヘ) 上記補助回路RTBE，RTBU，CDTE，
CDTUは上流側および下流側のサンプラー
CDTE，CDTUを含み、該サンプラーはその
一端で該ユニツトのマトリツクスME，MU，
MCE，MCU，MCCの入力部または出力部に
それぞれ接続され、そして他端で前記ベースレ
ベルコントローラCTR１に接続され、自らが
属するユニツトUCP，UCC，UCC′のベースレ
ベルコントローラCTR１の指令を受けると、
該マトリツクスの一つに送られる入り側の
PCM信号を抽出し、また、対応するスイツチ
ングされたPCM信号を抽出し、そして抽出さ
れた信号を、比較のため該ベースレベルコント
ローラCTR１に送る機能を有し、 (ト) モジユラユニツトUCP，UCC，UCC′内の一
つのタイムステージ１Ｔ……５Ｔのマトリツク
スME，MU，MCE，MCU，MCCの入力部お
よびそれに対応する出力部ならびにこのタイム
ステージ１Ｔ……５Ｔの上流側および下流側の
サンプラーCDTE，CDTUと組み合わされて
配置されかつ複数群の二方向性接続ラインｂ１
……ｂ４，ａ１……ａ４，ｃ１，ｃ２を介して
他のタイムステージと接続されている全二重式
の入側および出側トランシーバRTBE，
RTBUを備え、（チ）出側トランシーバRTBUは、前記マト
リツクスの出力部に接続され、マトリツクス
ME，MU，MCE，MCU，MCCによりスイツ
チングされた一方向性の入側の信号を受信しそ
して該信号をその次のタイムステージ２Ｔ……
５Ｔへと二方向性接続ラインを介して送り、さ
らにまた次のタイムステージ２Ｔ……５Ｔに送
られた信号のエコーを、次のタイムステージか
ら別の二方向性接続ラインを介して受信しそし
て一方向性の出力部および下流側のサンプラー
CDTUに送り、（リ）入側トランシーバRTBEは各タイムス
テージの前記マトリツクスの入側に接続されて
いて、前のタイムステージ１Ｔ……４Ｔの出側
のトランシーバRTBUからその次のタイムス
テージ２Ｔ……５Ｔに送られる信号を、該出側
のトランシーバRTBUから二方向性の接続ラ
インを介して受信し、そして該信号を一方向性
の出力部から送出し、該一方向性の出力部は当
該タイムステージの前記マトリツクスおよび上
流側のサンプラーCDTEならびに当該入側トラ
ンシーバの一方向性入力部に接続されており、
該一方向性入力部は二方向性の接続ラインを介
して前のタイムステージ１Ｔ……４Ｔの出側の
トランシーバRTBUに接続されていて、これ
によつて、前のタイムステージに属するユニツ
トUCP，UCC，UCC′のベースレベルコントロ
ーラCRT１において、当該タイムステージの
上流サンプラーCDTEに送られた対応PCM信
号との比較すなわちエコー・チエツクを行うこ
とができ、該信号のフイードバツクは前記の入
側のトランシーバRTBEによつて、該信号の
受信のために使用された経路とは別の経路を経
て行われるように構成したことを特徴とするモ
ジユラPCMスイツチング回路網。