JPH0449442A

JPH0449442A - メモリブロック管理ユニット

Info

Publication number: JPH0449442A
Application number: JP16018490A
Authority: JP
Inventors: Katsumi Miura; 勝己三浦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-19
Filing date: 1990-06-19
Publication date: 1992-02-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリブロック管理ユニットに関し、特にメモ
リ空間をブロックに分割し、メモリアクセスを行う際に
いずれのブロックに対するアクセスであるかを検知し管
理する、マイクロコンピュータに内蔵されるメモリブロ
ック管理ユニッ１−に関する。

〔従来の技術〕

近年、マイクロコンピュータの高速化とメモリ素子の高
集積化の発達はめざましく、特にメモリ素子においては
高集積化傾向の中で、データの読み書きに要する時間を
表すアクセス時間は、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、Ｐ
ＲＯＭ等の間で顕著な差がついており、安価に入手でき
るものほど長い。

一方、マイクロコンピュータにおいては、半導体回路の
高速化技術により、内部クロックの動作周波数を高める
手法が高速化を促進する手法の一つとして有力であり、
１クロツクの時間が短縮されつつある。これに伴い、マ
イクロコンピュータが外部のメモリとデータ等の入出力
を行う際のバスサイクル（メモリアクセスの１周期）に
要する最小時間も短くなりつつある。また、データ処理
用のマイクロコンピュータのメモリ空間の大容量化も著
しく進行している。

こうした状況から、大きなメモリ空間を有するマイクロ
コンピュータと多量のメモリを使用するシステムにおい
ては、高速なプロクラム実行を要するプログラムメモリ
用のメモリに高速のＲＯＭまたはＦＲＯＭ、同しくプロ
グラムの制御データ用に高速のＳＲＡＭ、また比較的高
速性の要求されない大容量データ用にＤＲＡＭや文字フ
ォント等を格納しておくＲＯＭ等が、システムの高速化
と価格の低減等をはかる目的で使い分けられている。

このようにして利用されるマイクロコンピュータには、
速度の異なる複数種のメモリ素子を接続可能にするため
の機能として、ウェート制御と呼ばれる機能が備わって
いる。ウェート制御とは、メモリ空間をいくつかのブロ
ックに分割しておき、マイクロコンピュータかメモリア
クセスを発生した場合に、マイクロコンピュータ毎に定
まった最少バスサイクルのクロック数に、ユーザがブロ
ック毎に指定したウェートステートと呼ばれる数クロッ
クの命令を挿入し、アクセス時間を延長するための機能
である。

本発明の対象は、このウェート制御におけるメモリ空間
のブロック分割に関するものであり、このブロック分割
の方式には、個々のブロックサイズが予め定められてい
る固定サイズ方式と、ユーザがプログラム等で任意に設
定可能な可変サイズ方式とがある。

次に、図面を参照して従来のメモリブロック管理ユニッ
トについて説明する。

第７図は固定サイズのブロック分割方式を採用した従来
のメモリブロック管理ユニットの一例のブロック図であ
る。

このメモリブロック管理ユニットが適用されたマイクロ
コンピュータでは、１メガバイト（以下、ＭＢと記す）
空間を、８個の１２８にバイト（以下、Ｋ　Ｂと記す）
ブロックに分割しており、下位アドレスからブロック゛
Ｏ“、ブロック′“１“、ブロック゛＋　２　＋＋、ブ
ロック°“３″、ブロック”４”、ブロック“５″、ブ
ロック“６′′ブロツク“７゛′とよぶ。

内部バス１は、中央演算処理袋Ｎ（以下、ｃｐＵと記す
）などとの間で、アドレス値、入出力データ、各種のレ
ジスタ設定値等の伝達が行われるものである。

アドレスラッチ回路２０は、内部バス１に出力されたア
ドレス値を格納しアドレスバス３へこのアドレス値を常
時出力する。

データラッチ回路１０は、内部バス１に出力されたデー
タを格納しデータバス２へこのデータを常時出力するか
、外部データバス４からのデータを格納し内部バス１へ
出力する。

アドレスデコーダ８０は、アドレスバス３からアドレス
値を入力し、アドレス値が、ブロック“０パを指す場合
はブロック“０″指指定量ＢＤＯをアクティブに、ブロ
ック“１゛を示す場合はブロック“′１″指定信号ＢＤ
Ｉをアクティブに、以下同様にブロック゛′２゛′指定
信号ＢＤ２．ブロック”　３　”指定信号ＢＤ３．ブロ
ック゛４″指定信一号ＢＤ４．ブロック゛′５″指定信号ＢＤ５　　ブロッ
ク゛′６″指定信号ＢＤ６．ブロック”　７　”指定信
号ＢＤ７を排他的にアクティブにする。ウェー１〜制御
部６０ｎはウェート制御レジスタ６１Ｂとウェートコン
トローラ６２Ｂとを備え゛（構成される。

ウェート制御レジスタ６０Ｂは、内部バスに出力された
ウェート制御データ（ウェート制御レジスタ設定値）を
格納し常時ウエートコントローラ６２Ｂへ出力する。

ウェート制御データは、メモリアクセスの対象となるブ
ロック毎のウェートステートの挿入情報の集合であり、
ユーザがプログラムにてメモリ操作命令等を使用するこ
とにより、ＣＰＵから内部バス１へ出力される。このウ
ェート制御データは各ブロック毎に２ビツトが対応して
おり、合計８ブロック分の１６ビツトからなる。各ブロ
ック毎のビットの値は、例えは“００′″のときはウェ
ートステート挿入数を０“′、”　Ｏ］　”のときはウ
ェートスデート挿入数を１″　　′’　１０　”のとき
はウェートステート挿入数を“２′″とし、“１１°′
のときは第７図に示されていない所定の外部端子の信号
をモニタしアクデイプの間ウェートステートを挿入する
、という意味を有する。

ウェート制御レジスタ６１Ｂは、２ヒツトのフィールド
を８フイ一ルド分有しており、ブロック“０″のウェー
トステート挿入情報を格納するフィールドをＭＷＯ、ブ
ロック”　］　”のウェートステート挿入情報を格納す
るフィールドをＭＷＩ、以下同様にＭＷ２．ＭＷ３．Ｍ
Ｗ４．ＭＷ５．ＭＷ６．ＭＷ７と呼ぶ。

ウェートコントローラ６２Ｂは、ブロック０′°指定信
号ＢＤＯかアクティブのときフィールドＭＷＯの格納値
、ブロック゛′１°°指定信号ＢＤ１がアクティブのと
きフィールドＭＷＩの格納値、以下同様に、フィールド
ＭＷ２の格納値、フィールドＭＷ３の格納値、フィール
ドＭＷ４の格納値、フィールドＭＷ５の格納値、フィー
ルドＭＷ６の格納値、フィールドＭＷ７の格納値、のい
ずれかを２ビツトのウエート制御情報ＷＣＩとしてバス
サイクル制御部７０へ出力する。

バスサイクル制御部７０は、上述しな２ピツ１〜のウェ
ート制御データの意味にしたがったウェートステート挿
入制御を含めて、アドレスバスドライバ信号ＡＢＤとデ
ータバスドライバ信号ＤＢＤとを順次、所定のクロック
数の間アクティブにしながら、アドレスバスドライバ４
０とデータバスドライバ３０とを制御して外部アドレス
バス５及び外部データバス４を操作し、目的のハス制御
を遂行する。

第８図は可変サイズのブロック分割方式を採用した従来
のメモリブロック管理ユニットの一例のブロック図であ
る。

このメモリブロック管理ユニットか適用されたマイクロ
コンピュータでは、１６ＭＢ空間を６４ＫＢの整数倍の
サイズから成る最大４個のブロックに分割しており、ブ
ロック°“０′′、ブロック゛１パ　ブロック゛”２”
、ブロック“３゛′とよふ。

第７図に示されたメモリブロック管理ユニットと異なる
箇所は、ブロック制御部９０とウェート制御部６０ｃで
ある。分割するブロックが４フロツクとなったため、ウ
ェート制御部６０ｃ内のウェート制御レジスタ６１ｃか
８ヒツトに変更されている。

また、ブロック制御部９０には、アドレスバス３のアド
レス値かブロック°°０゛°に対するものであること検
知するために、ブロック゛′０″の開始アドレスの上位
８ヒツ１〜を格納するブロック開始アドレスレジスタ（
以下、単にＢＡと記す）９１、Ａと、ブロック“’　Ｏ
”の終了アドレスから開始アドレスを滅したｌ＜オフセ
ット値）の上位８ヒッ１〜を格納するブロックサイズレ
ジスタ（以下、単にＢＳと記す）９２Ｒと、Ｆ３Ａ（）
ＩＡの値とＢ５９２Ａと値とを加算する加算器（）３゜
と、比較器９４　Ａとを有する、そして、力［１初器（
−）３Ａからの加算値と、アドレスバス３のアトしス値
の上位８ピツ１へとを比較器０・１Ａで比較し、７゛ト
レス値が加算値よりも小さいか等しいときブロック指定
信号１”３　Ｄ　Ｏをアクデイプにする。同様に、アド
レスバス３のアドレス値がブロック゛′１′″に対する
ものであることを検知するためにＢ　Ａ　９１　ｎと、
Ｂ５９２Ｂと、加算器９３Ｂと、比較器９４Ｂとを設け
、ブロック゛２°”に対するものであることを検知する
ためにＢ　Ａ　９１　ｃと、Ｂ５９２ｃと、加算器９３
ｃと、比較器９４ｃとを設け、ブロック゛３′に対する
ものであることを検知するためにＢＡ９１Ｄ　、Ｂ５９
２ｏと、加算器９３Ｄと、比較器９４ｏと設けている。

なお、ブロック“′０′”指定信号ＢＤＯ，ブロック゛
１”°指定信号ＢＤＩ、ブロック゛２′”指定信号ＢＤ
２．ブロック“３′′指定信号ＢＤ３にはこの順序に従
って優先順位が設定されており、複数のブロックが同時
に指定されることのないよう、制御されている。

〔発明が解決しようとする課題〕

上述した従来のメモリブロック管理ユニットは、固定サ
イズのブロック分割方式では、小容量、高速メモリに適
応するためブロックの単位サイズを大きくとれないため
、大メモリ空間に対応する場合にブロック数が多くなり
、ウェート制御レジスタが大きくなり、その結果、（ａ）ウェート制御レジスタとその回りの回路のハード
ウェアが大きくなる。

（ｂ）ユーザのプログラムにおいて、ウェート制御レジ
スタにデータを設定するための命令操作の回数が増加し
繁雑となる。

という欠点かあり、可変サイズのブロック分割方式では
、ブロックの開始アドレスとサイズとをレジスタに設定
し比較器で該当ブロックへのアクセスを検知するため、
プログラムの繁雑性は解消するものの、ブロック毎に必
要なレジスタ、加算器、比較器等のハードウェアが増大
するという欠点がある。

〔課題を解決するための手段〕

本発明のメモリブロック管理ユニットは、対象とするメ
モリのメモリ領域を複数のブロックに分割し、これら各
ブロックの境界アドレスを設定するためのブロック定義
データを格納するブロック定義データ記憶部と、このブ
ロック定義データ記憶部からのブロック定義データと前
記メモリへのアクセス時のアドレスとを入力し前記複数
のブロックのうちのメモリアクセスの対象となるブロッ
クを検知しブロック指定信号を出力するブロック検知手
段と、前記各ブロックに対するウェートステートの挿入
数を指定するためのウェート制御データを格納するウェ
ート制御データ記憶部と、このウェート制御データ記憶
部からのウェート制御データと前記ブロック指定信号と
を入力しメモリアクセスの対象となるブロックのウェー
ト制御情報を出力するウェート制御情報出力手段と、こ
のウェート制御情報出力手段からのウェート制御情報に
従って内部のデータバス、アドレスバスと外部のデータ
バス、アドレスバスとの間のデータ。

アドレスの伝達を制御するバスサイクル制御部とを有し
ている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

この実施例は、ＩＭＢのメモリ空間を種々のサイズから
なる最大５個のブロックに分割したもので、これらブロ
ックを下位アドレスからブロック“０′°、ブロック”
　１　”　、ブロック°“２″、ブロック“″３″、ブ
ロック゛４′°と呼ぶ。

まず、構成及び各部の機能について説明する。

内部バス１．データバス２．アドレスバス３゜外部デー
タバス４．外部アドレスバス５．データラッチ回路１０
．アドレスラッチ回路２０．データバスドライバ３０．
及びバスドライバ４０は、第７図、第８図に示された従
来のメモリブロック管理ユニットと同様の機能及び相互
接続となっている。

ブロック制御部５０はブロック定義レジスタ５１とブロ
ックデコータ５２とを備えて構成される。

ブロック定義レジスタ５１は、内部バスに出力されたブ
ロック定義データ（ブロック定義レジスタ設定値）を格
納し常時ブロックデコーダ５２へ出力する。

ブロック定義データは、メモリ空間のブロック分割数（
最大５）と、各ブロックのザイスとを示ず情報の集合で
あり、ユーザかプログラムにてメモリ操作命令等を使用
することにより、ＣＰＵから内部ハス１へ出力される。

ブロック定義レジスタ５１６ｊ、２ピットのフィール１
へを４フイ一ルド分有しており、ブロック°“Ｏ″の終
了アドレス情報を格納するフィールドをＭＢＯ、ブロッ
ク゛１″の終了アドレス情報を格納するフィールドをＭ
Ｂｌ、ブロック゛２″の終了アドレス情報を格納するフ
ィールドをＭＢ２、ブロック゛３″の終了アドレス情報
を格納するフィールドをＭＢ３と呼ぶ。なお、ブロック
定義データの詳細については後述する。

ブロックデコーダ５２は、このブロック定義データと、
アドレスバス１へ出力されたアドレス値とを入力し、ア
ドレス値が、ブロック゛０″を指す場合はブロック°“
０″指定信号ＢＤＯをアクティブに、ブロック°゛１″
を指す場合はブロック”　１　”指定信号ＢＤＩをアク
ティブに、ブロック°“２′°を指す場合はブロック゛
２″指定信号ＢＤ２をアクティブに、ブロック”　３　
”を指す場合はブロック゛′３”′指定信号ＢＤ３をア
クティブに、ブロック″４′”を指す場合はブロック“
４″指指定量ＢＤ４をアクティブにする。

ウエート制御部６０はウエート制御レジスタ６１とウェ
ートコントローラ６２とを備えて構成される。

ウェート制御レジスタ６１は、内部バスに出力されたウ
ェー１−制御データ（ウエート制御レジスタ設定値）を
格納し常時クェートコン１〜ローラ６２へ出力する。

ウェートステートは、メモリアクセスの対象となる各ブ
ロック毎のウェートステートの挿入情報の集合であり、
ユーザかブロクラムにてメモリ操作命令等を使用するこ
とにより、ＣＰＵから内部バス１へ出力される。ウェー
トステートは各ブロックに２ヒツトか対応しており、合
計５ブロック分の１０ピツ１〜からなる。各２ヒツトの
値は、例えは”　ｏ　ｏ　”のときはウェートステート
挿入数を“０”、”　Ｏ］　’”のときはウェートスチ
ー１〜挿入数を“′１パ、“１０″のときはウェートス
チー１へ挿入数を”　２　”とし、１１”′のときは第
１図に示されていない所定の外部端子の信号をモニタし
アクティブの間ウェートステートを挿入する、という意
味を有する。

ウェート制御レジスタ６］は、２ピットのフィールドを
５フイ一ルド分有しており、ブロック゛０”′のウェー
トステート挿入情報を格納するフィールドをＭＷＯ、ブ
ロック゛］″のウェー１〜ステート挿入情報を格納する
フィールドをＭＷＩ、ブロック“２″のウェー１〜ステ
ート挿入情報を格納するフィールドをＭＷ２、ブロック
゛′３“′のウェートステート挿入情報を格納するフィ
ールドをＭＷ３、ブロック゛４″のウェートスチー１〜
挿入情報を格納するフィールドをＭＷ４と呼ぶ。

ウェートコントローラ６２は、ブロック゛０″指定信号
ＢＤＯがアクティブのときフィールドＭＷＯの格納値を
、ブロック“′１″′指定信号ＢＤＩがアクティウのと
きフィールドＭＷＩの格納値を、ブロック“２″指定信
号ＢＤ２かアクティブのときフィールドＭＷ２の格納値
を、ブロックパ３′′指定信号ＢＤ３かアクティブのと
きフィールドＭＷ３の格納値を、ブロック゛′４″指定
信号ＢＤ４がアクティブのときフィール１〜ＭＷ４の格
納値を、２ヒッ１−〇ウェー１へ制御情報ＷＣＩとして
ハスザイクル制御部７０へ出力する。

パスザイクル制御部７０は、上述した２ピットのウェー
ト制御データの意味にしたかったウェー１ヘスチー１〜
挿入制御を含めて、アドレスバスドライバ信号ＡＢＤと
データハスドライハ信号Ｄ　Ｂ　Ｌ’）とを順次、所定
のクロック数の間アクティブにしながら、アドレスバス
ドライバ４０とデータバス１〜ライ八３０とを制御して
外部アドレスバス５及び外部データバス４を操作し、目
的のバス制御を遂行する。

次に、ブロック制御部５０について詳細に説明する。

第２図はブロックデコーダ５２を論理素子で記述したブ
ロック制御部５０の回路図である。

Ａ１６　　Ａ１７．Ａ１８．Ａ１９はアドレスバス１か
らのアドレスの上位４ビツトである。このブロックデコ
ーダ５２をＩＭＢのメモリ空間に適用すると、第３図に
示すようなブロック分割が実現する。

上述したようにブロック定義レジスタ５１の２ビツトの
フィールドＭＢＯにはブロック“０″の終了アドレス情
報を含むブロック定義データが格納され、このフィール
ドＭＢＯの値が００”′のときはブロック゛０′”の終
了アドレスが、開始アドレス（第３図中のＯＫＢの位置
）から６４ＫＢの位置であり、“０１″のときは同じ＜
　１２８ＫＢの位置であり、“１０″のときは同じく１
９２ＫＢの位置であり、“”１１”のときは同じ＜２５
６ＫＢの位置である。また、フィールドＭＢＩにはブロ
ック゛１パの終了アドレス情報を含むブロック定義デー
タが格納され、このフィールドＭＢ１の値が“’　ｏ　
ｏ　”のときはブロック“１″の終了アドレスが開始ア
ドレスから１２８ＫＢの位置であり、”　０１　”のと
きは同じ＜　２５６　Ｋ　Ｂの位置であり、”　１０　
’”のときは同じ＜３８４ＫＢの位置であり、１１°′
のときは同じ＜５１２ＫＢの位置である。さらに、フィ
ールドＭＢ２にはブロック“２′°の終了アドレス情報
を含むブロック定義データが格納され、このフィールド
ＭＢ２の値が“００″のときはブロック“２″の終了ア
ドレスが開始アドレスから２５６ＫＢの位置であり、パ
０１°′のときは同じ＜５１２ＫＢの位置であり、”　
１０　”のときは同じ＜７６８ＫＢの位置で′あり、”
　１１　’″のときは同じ＜ＩＭＢの位置である。そし
て、フィールドＭＢ３にはブロックｔ＋　３　＋＋の終
了アドレス情報を含むブロック定義データが格納され、
このフィールドＭＢ３の値が“ＯＯ″のときはブロック
“３パの終了アドレスが開始アドレスから６４０ＫＢの
位置であり、”　０１　”のときは同じ＜７６８ＫＢの
位置であり、“’　１０　”のときは同じ＜８９６ＫＢ
の位置であり、“’１１”のときは同じ＜ＩＭＢの位置
である。第３図のブロック分割図はフィールドＭＢＯ。

ＭＨＩ、ＭＢ２．ＭＢ３をそれぞれ“Ｏｆ”。

０１”、　　“０１”、’“１０′′に設定した場合を
示している。

なお、あるブロックの終了アドレスが、より下位アドレ
スに配置されるブロックの終了アドレスより小さくなる
ようにブロック定義レジスタ５１が設定された場合は、
第２図に示されたブロックデコーダ５２の論理より、よ
り下位のブロック定義が有効となり、上位のブロックの
サイズは０となる。

以上の説明から、各ブロックの取り得る主なサイズは、
次のようになる（むろん、合計サイズがＩＭＢの越える
ことはできない）。

ブロックパＯ”’　：６４ＫＢ、１２８ＫＢ、１９２Ｋ
Ｂ　　２５６ＫＢブロック“１”　　：ＯＫＢ、６４ＫＢ、１２８ＫＢ、
　　　２５６ＫＢ、　　　３８４ＫＢブロツク“２′“
　：ＯＫＢ、６４ＫＢ、１２８ＫＢ　　　　　　２５６
ＫＢ、　　　３８４ＫＢ、　　　　５１２ＫＢ、　　　
７８ＫＢブロック“３”　　：　ＯＫＢ、１２８ＫＢ、２５６Ｋ
Ｂ、　　３８４ＫＢ、　　５１２ＫＢ、　　７６８ＫＢ
ブロツク゛′４′’　：ＯＫＢ、１２８ＫＢ、２５６Ｋ
Ｂ、３８４ＫＢこうした中から、ユーザのシステムで使用されるメモリ
素子の種類とサイズに応じて、ブロック数と各ブロック
のサイズを決定する。

第４図は本発明の第２の実施例を示すブロック図である
。

この実施例は、１６ＭＢの空間をもつ２種類のメモリを
種々のサイズからなる最大６個のブロックに分割したも
ので、これらブロックを下位アドレスからブロック“０
′′、ブロック“′１°゛、ブロック゛２°”、ブロッ
ク゛’３”、ブロック“４パブロック“°５′”と呼ぶ
。

この実施例が第１の実施例と相違する点は、メモリ空間
が１６ＭＢに、メモリが２種類になった関係で、ブロッ
ク制御部５０Ａ及びウエート制御部６０Ａの構成が変っ
た点にある。

第５図はブロックデコーダ５２Ａを論理素子で記述した
ブロック制御部５０Ａの回路図である。

Ａ　］、　］７−Ａ２はアドレスバス１から上位７ヒツ
トである。このブロックテコーダ５２Ａを２種類のメモ
リの１．６　Ｍ　Ｂのメモリ空間に適用すると、第６図
に示すようなブロック分割が実現する。

フィールドＭＢＯはブロック′°０”の終了アドレス情
報を含むブロック定義データを格納し、このフィールド
ＭＢＯの値が“’　ｏ　ｏ　”のときはブロック“′０
′″の終了アドレスか、開始アドレス（第６図中のＯＫ
Ｂの位置）から１２８ＫＢの位置てあり、“０１′”の
ときは同しく２５６ＫＢの位置で゛あり、１０′のとき
は同じ＜３８４ＫＢの位置であり、゛１１゛″のときは
同しく　５１２　Ｋ　Ｂの位置である。また、フィール
ドＭＨＩはブロック“１″の終了アドレス情報を含むブ
ロック定義データを格納し、このフィールドＭＢ１の値
が°“００″のときはブロック′°１”′の終了アドレ
スか開始アドレスから２５６ＫＢの位置であり、“′０
１”°のときは同じ＜　５１２　Ｋ　Ｂの位置てあり、
“′１０”′のときは同じ＜７６８ＫＢの位置であり、
“’　］　］　”のときは同しく　１．　Ｍ　Ｂの位置
である。さらに、フィールドＭＢ２はブロック“２′。

の終了アドレス情報を含むブロック定義データを格納し
、このフィール）’：　Ｍ　Ｂ　２の値か°′００°°
のときはブロック“′２′′の終了アドレスが開始アド
レスから６４０ＫＢの位置であり、”　０１　”のとき
は同しく７６８ＫＢの位置であり、“’　１０　”のと
きは同じ＜８９６ＫＢの位置であり、“１１′′のとき
は同しくＩＭＢの位置である。そして、フィールドＭＢ
３はブロック°゛４″の終了アドレス情報を含むブロッ
ク定義データを格納し、このフィールドＭＢ３の値か“
°００゛のときはブロック”　４　”の終了アドレスか
開始アドレスから２ＭＢの位置であり、パ０１″′のと
きは同しく４ＭＢの位置であり、“”１０”のときは同
しく６ＭＢの位置であり、“１１″のときは同しく８Ｍ
Ｂの位置である。

なおブロック゛３゛′の終了アドレスは’ＦＦＦＦＦ’
”Ｈ（Ｈは十人進数表現を意味する）、ブロック゛°４
″の開始アドレスはＩＭＢの位置に、どちらも固定であ
る。これは２種類のメモリ１００Ａ、］−００Ｂを使用
しているためて、高速なＲＯＭ、ＰＲＯＭ、ＳＲＡＭ、
ＤＲＡＭ等のプロクラム制御用のメモリ１００Ａを下位
ＩＭＢ内に配置し、比較的高速性の要求されない大容量
データ用のＤＲＡＭや文字フォントが格納されたＲＯＭ
などはメモリ１００Ｂの上位１５ＭＢに配置するとよい
。

第６図のブロック分割図はフィールドＭ　Ｂ　ＯＭＢＩ
、ＭＢ２．ＭＢ３をそれぞれ、“’０１””０１”、　
　“’１０”　、　　”１０”に設定した場合を示して
いる。

ウェート制御部６０Ａは６個のブロックの制御ができる
ように、ウェート制御レジスタ６１ＡにはフィルドＭＷ
Ｏ〜ＭＷ５か設けられ、ウへ−トロントローラ６２八は
これらフィールドＭＷＯ〜ＭＷ５とブロックデコーダ５
２Ａからのブロック“ｊ°′指定信号ＢＤ、ｊ（ｊ＝ｏ
〜５）とから２ビツトのウェート制御情報ＷＣＩをバス
サイクル制御部７０へ出力する。

以上の説明から、各ブロックの取り得るサイズは次のよ
うになる（むろん、ブロック“０゛′〜ブロツク゛３″
の合計サイズがＩＭＢを、ブロック゛４”″、ブロック
゛５′”の合計サイズが１５ＭＢを、それぞれ越えるこ
とはできない）。

ブロック“Ｏ”　　：　１２８ＫＢ、２５６ＫＢ　　３
８４ＫＢ、５１２ＫＢブロック゛］”　　：ＯＫＢ、１２８ＫＢ、２５６ＫＢ
、３８４ＫＢ、５１．２ＫＢ、６４０ＫＢ、７６８ＫＢ
、９８６ＫＢブロック゛’２”　　：ＯＫＢ、１２８ＫＢ　　２５６
ＫＢ、　　　３８４ＫＢ、　　　５１．２ＫＢ、　　　
６４０１ぐ　Ｂ、７８ＫＢブロック゛′３“’：ＯＫＢ　　１２８ＫＢ　　２５６
Ｋ　　Ｂ　　　　　　３　８　４　　Ｋ　　Ｂブロック
“’４”　：　ＩＭＢ、３ＭＢ、５ＭＢ、７Ｂブロック“５′”　　：８ＭＢ、ＩＯＭＢ、１２Ｍ１４
ＭＢこうした中から、ユーザのシステムで使用されるメモリ
素子の種類とサイズに応じて、ブロック数と各ブロック
のサイズを決定する。

〔発明の効果〕

以上説明したように本発明は、対象とするメモリのメモ
リ領域を複数のブロックに分割してこれらブロックの境
界アドレスを設定するためのブロック定義データを格納
しておき、このブロック定義データによりアクセスされ
るブロックを指定し、一方、各ブロックに対するウェー
トステートの挿入数を指定するためのウェーＩ・制御デ
ータを格納しておき、指定されたブロックのウェート制
御データによりデータバス、アドレスバスのデータ、ア
ドレスの伝達を制御する構成とすることにより、ブロッ
クの分割数及び各ブロックの大きさをユーザにより設定
することができ、従来の固定サイズのブロック分割方式
のようにブロック数を多くする必要がなくなり、また従
来の可変サイズのブロック分割方式のようにブロックの
開始アドレスレジスタ、ブロックサイズレジスタ、及び
加算器を設ける必要がなくなるので、ハードウェア量を
低減することができ、かつ命令操作の回数か低減できる
ので操作の繁雑さを解消することができる効果かある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例のブロック制御部の具体例
を示す回路図、第３図は第１図に示された実施例の動作
を説明するためのブロック定義データに対するメモリの
ブロック分割図、第４図は本発明の第２の実施例を示す
ブロック図、第５図は第４図に示された実施例のブロッ
ク制御部の具体例を示す回路図、第６図は第４図に示さ
れた実施例の動作を説明するためのブロック定義データ
に対するメモリのブロック分割図、第７図及び第８図は
それぞれ従来のメモリブロック管理ユニットの第１及び
第２の例を示すブロック図である。１・・・内油バス、２・・・データバス、３・・・アド
レスバス、４・・・外部データバス、５・・・外部アド
レスバス、１０・・・データラッチ回路、２０・・・ア
ドレスラッチ回路、３０・・・データバスドライバ、４
０・・・アドレスバスドライバ、５０．５０Ａ・・・ブ
ロック制御部、５１・・・ブロック定義レジスタ、５２
，５２Ａ・・・ブロックデコーダ、６０．６０Ａ〜６０
Ｃ・・・ウェート制御部、６１．６１Ａ〜６１ｃ・・・
ウェート制御レジスタ、６２．６２Ａ〜６２ｃ・・・ウ
ェートコントローラ、７０・・・バスサイクル制御部、
８０・・・アドレスデコーダ、９０・・・ブロック制御
部、９１Ａ〜９１Ｄ・・・ブロック開始アドレスレジス
タ、９２Ａ〜９２ｎ・・・ブロックサイズレジスタ、９
３Ａ〜９３Ｄ・・・加算器、９４Ａ〜９４ｏ・・・比較
器、１００．１００Ａ　、１００Ｂ・・・メモリ。

Claims

【特許請求の範囲】１、対象とするメモリのメモリ領域を複数のブロックに
分割し、これら各ブロックの境界アドレスを設定するた
めのブロック定義データを格納するブロック定義データ
記憶部と、このブロック定義データ記憶部からのブロッ
ク定義データと前記メモリへのアクセス時のアドレスと
を入力し前記複数のブロックのうちのメモリアクセスの
対象となるブロックを検知しブロック指定信号を出力す
るブロック検知手段と、前記各ブロックに対するウェー
トステートの挿入数を指定するためのウェート制御デー
タを格納するウェート制御データ記憶部と、このウェー
ト制御データ記憶部からのウェート制御データと前記ブ
ロック指定信号とを入力しメモリアクセスの対象となる
ブロックのウェート制御情報を出力するウェート制御情
報出力手段と、このウェート制御情報出力手段からのウ
ェート制御情報に従って内部のデータバス、アドレスバ
スと外部のデータバス、アドレスバスとの間のデータ、
アドレスの伝達を制御するバスサイクル制御部とを有す
ることを特徴とするメモリブロック管理ユニット。２、対象とするメモリが複数設けられ、これらメモリの
メモリ領域を複数のブロックに分割してこれらブロック
の境界アドレスを設定するためのブロック定義データを
ブロック定義データ記憶部へ格納し、前記各ブロックに
対するウェート制御データをウェート制御データ記憶部
へ格納するようにした請求項１記載のメモリブロック管
理ユニット。