JPH11143777A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JPH11143777A JPH11143777A JP9320424A JP32042497A JPH11143777A JP H11143777 A JPH11143777 A JP H11143777A JP 9320424 A JP9320424 A JP 9320424A JP 32042497 A JP32042497 A JP 32042497A JP H11143777 A JPH11143777 A JP H11143777A
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Abstract
(57)【要約】
【課題】 キャッシュのブロックデータを下位メモリか
ら書き込む際に、タグメモリのみをアクセスする処理を
実行可能するキャッシュメモリ装置の提供。 【解決手段】 ロード命令制御装置107またはストア命
令制御装置108の処理実行中に、下位メモリ103からブロ
ックデータ(128B)をデータメモリ101に書き込む場合、3
2Bづつ４回に分けて書き込み、最初の32Bの書き込みの
ときタグメモリ102には無効ビットを書き込み、最後の3
2Bの書き込みのときタグメモリ102には有効ビットとリ
アルページナンバを書き込み、２〜３番目の32Bの書き
込みのときはタグメモリ102への書き込みはしない。そ
して、タグメモリのみをアクセスすることで完了する処
理を行う処理装置(例えば、106、109など)からの処理要
求がある場合は、タグメモリアービタが、該処理を２〜
３番目の32Bの書き込み時に行えるように、該処理装置
に許可を与える。
ら書き込む際に、タグメモリのみをアクセスする処理を
実行可能するキャッシュメモリ装置の提供。 【解決手段】 ロード命令制御装置107またはストア命
令制御装置108の処理実行中に、下位メモリ103からブロ
ックデータ(128B)をデータメモリ101に書き込む場合、3
2Bづつ４回に分けて書き込み、最初の32Bの書き込みの
ときタグメモリ102には無効ビットを書き込み、最後の3
2Bの書き込みのときタグメモリ102には有効ビットとリ
アルページナンバを書き込み、２〜３番目の32Bの書き
込みのときはタグメモリ102への書き込みはしない。そ
して、タグメモリのみをアクセスすることで完了する処
理を行う処理装置(例えば、106、109など)からの処理要
求がある場合は、タグメモリアービタが、該処理を２〜
３番目の32Bの書き込み時に行えるように、該処理装置
に許可を与える。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
装置に係り、特に、スループットの増加を図ったキャッ
シュメモリ装置に関する。
装置に係り、特に、スループットの増加を図ったキャッ
シュメモリ装置に関する。
【０００２】
【従来の技術】今日の情報処理装置の多くは、メモリア
クセスタイムの向上を図るためキャッシュメモリ装置を
採用している。キャッシュメモリには、キャッシュのブ
ロックアドレスで指定される各ブロック毎に、キャッシ
ュのヒット判定用のデータやキャッシュブロックの属性
を示すビット、キャッシュブロックが有効であることを
示すビットがあり、それらをタグメモリに格納する。一
方、キャッシュデータは、データメモリに格納する。
クセスタイムの向上を図るためキャッシュメモリ装置を
採用している。キャッシュメモリには、キャッシュのブ
ロックアドレスで指定される各ブロック毎に、キャッシ
ュのヒット判定用のデータやキャッシュブロックの属性
を示すビット、キャッシュブロックが有効であることを
示すビットがあり、それらをタグメモリに格納する。一
方、キャッシュデータは、データメモリに格納する。
【０００３】一般的に、キャッシュメモリのブロックサ
イズは、キャッシュメモリの書き込みデータ幅より大き
い。この理由として、一つは、ブロックサイズを大きく
した方が、キャッシュのヒット率が上がるということが
ある。また、キャッシュキャッシュメモリは一般にプロ
セッサチップ上に実装されたり、あるいはプロセッサの
外付けの場合には高速で高価なRAMが用いられ、下位メ
モリとキャッシュメモリをつなぐインタフェースである
プロセッサまたは外付けのRAMのピン数は限られてい
る。よって、下位メモリからキャッシュメモリのあるブ
ロックへの書き込みデータ幅は物理的に限られてくる。
イズは、キャッシュメモリの書き込みデータ幅より大き
い。この理由として、一つは、ブロックサイズを大きく
した方が、キャッシュのヒット率が上がるということが
ある。また、キャッシュキャッシュメモリは一般にプロ
セッサチップ上に実装されたり、あるいはプロセッサの
外付けの場合には高速で高価なRAMが用いられ、下位メ
モリとキャッシュメモリをつなぐインタフェースである
プロセッサまたは外付けのRAMのピン数は限られてい
る。よって、下位メモリからキャッシュメモリのあるブ
ロックへの書き込みデータ幅は物理的に限られてくる。
【０００４】このように、ブロックサイズの方が、キャ
ッシュへの書き込みデータ幅より大きいため、下位メモ
リからキャッシュのブロックデータをデータメモリにｎ
回にわけて書き込む必要がある。この場合、１〜(ｎ−
１)回目のデータのキャッシュへの書き込み時には、タ
グメモリへは各回毎に無効ビットが書き込まれ、ｎ回目
には有効ビットが書き込まれているが、２〜(ｎ−１)回
目での無効ビットの書き込みの必要はなく、タグメモリ
へは最低２回のアクセス、すなわち、１回目での無効ビ
ットの書き込みとｎ回目での有効ビットの書き込みのた
めのアクセス、で良いにもかかわらず、ｎ回データをキ
ャッシュへ書き込んでいる間は、他の処理がタグメモリ
へアクセスすることは行わなかった。
ッシュへの書き込みデータ幅より大きいため、下位メモ
リからキャッシュのブロックデータをデータメモリにｎ
回にわけて書き込む必要がある。この場合、１〜(ｎ−
１)回目のデータのキャッシュへの書き込み時には、タ
グメモリへは各回毎に無効ビットが書き込まれ、ｎ回目
には有効ビットが書き込まれているが、２〜(ｎ−１)回
目での無効ビットの書き込みの必要はなく、タグメモリ
へは最低２回のアクセス、すなわち、１回目での無効ビ
ットの書き込みとｎ回目での有効ビットの書き込みのた
めのアクセス、で良いにもかかわらず、ｎ回データをキ
ャッシュへ書き込んでいる間は、他の処理がタグメモリ
へアクセスすることは行わなかった。
【０００５】
【発明が解決しようとする課題】上述したような従来方
式によるキャッシュメモリ装置では、キャッシュのブロ
ックデータを下位メモリから書き込むと同時に、タグメ
モリだけをアクセスする命令を処理することは出来ない
という問題点があった。本発明は、上述のような事情に
鑑みてなされたものであり、キャッシュのブロックデー
タを下位メモリから書き込む際に、タグメモリのみをア
クセスする処理が実行できるようにするキャッシュメモ
リ装置を提供することを目的とする。
式によるキャッシュメモリ装置では、キャッシュのブロ
ックデータを下位メモリから書き込むと同時に、タグメ
モリだけをアクセスする命令を処理することは出来ない
という問題点があった。本発明は、上述のような事情に
鑑みてなされたものであり、キャッシュのブロックデー
タを下位メモリから書き込む際に、タグメモリのみをア
クセスする処理が実行できるようにするキャッシュメモ
リ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、データを格納するデータメモリと、デー
タメモリに格納されたデータのアドレスを格納するタグ
メモリと、複数の処理制御装置と、データメモリアービ
タと、タグメモリアービタを備え、データの取り出し時
および格納時には、データメモリアービタとタグメモリ
アービタが使用を許可することにより、複数の処理制御
装置のいずれか１つのみが、データメモリとタグメモリ
をアクセスするキャッシュメモリ装置において、データ
メモリにデータを書き込むサイクル数がタグメモリに書
き込むサイクル数よりも多い処理を行う処理制御装置に
データメモリアービタとタグメモリアービタが使用を許
可した場合、前記タグメモリアービタは、該処理制御装
置の処理におけるデータメモリのみに書き込むサイクル
に、タグメモリのみをアクセスすることで完了する処理
を行う処理装置に該データメモリのみに書き込むサイク
ルにおける該タグメモリアービタの使用を許可する手段
を備えるようにしている。
め、本発明は、データを格納するデータメモリと、デー
タメモリに格納されたデータのアドレスを格納するタグ
メモリと、複数の処理制御装置と、データメモリアービ
タと、タグメモリアービタを備え、データの取り出し時
および格納時には、データメモリアービタとタグメモリ
アービタが使用を許可することにより、複数の処理制御
装置のいずれか１つのみが、データメモリとタグメモリ
をアクセスするキャッシュメモリ装置において、データ
メモリにデータを書き込むサイクル数がタグメモリに書
き込むサイクル数よりも多い処理を行う処理制御装置に
データメモリアービタとタグメモリアービタが使用を許
可した場合、前記タグメモリアービタは、該処理制御装
置の処理におけるデータメモリのみに書き込むサイクル
に、タグメモリのみをアクセスすることで完了する処理
を行う処理装置に該データメモリのみに書き込むサイク
ルにおける該タグメモリアービタの使用を許可する手段
を備えるようにしている。
【０００７】また、前記処理制御装置の処理におけるデ
ータメモリのみに書き込むサイクルに、タグメモリのみ
をアクセスすることで完了する処理を行う処理装置が、
他のプロセッサから送られてきた共有メモリアドレスが
キャッシュ上に存在するかのヒットチェック処理または
他のプロセッサから送られてきた共有メモリアドレスを
含むキャッシュブロックの無効化にタグメモリをアクセ
スする処理を行う処理装置であるようにしている。
ータメモリのみに書き込むサイクルに、タグメモリのみ
をアクセスすることで完了する処理を行う処理装置が、
他のプロセッサから送られてきた共有メモリアドレスが
キャッシュ上に存在するかのヒットチェック処理または
他のプロセッサから送られてきた共有メモリアドレスを
含むキャッシュブロックの無効化にタグメモリをアクセ
スする処理を行う処理装置であるようにしている。
【０００８】また、前記処理制御装置の処理におけるデ
ータメモリのみに書き込むサイクルに、タグメモリのみ
をアクセスすることで完了する処理を行う処理装置が、
ストアのヒットチェックにタグメモリをアクセスする処
理を行う処理装置であるようにしている。
ータメモリのみに書き込むサイクルに、タグメモリのみ
をアクセスすることで完了する処理を行う処理装置が、
ストアのヒットチェックにタグメモリをアクセスする処
理を行う処理装置であるようにしている。
【０００９】
【発明の実施の形態】以下、本発明によるキャッシュメ
モリ装置の実施例を図１のブロック図により詳細に説明
する。図１において、１０はプロセッサ、２０〜６０は
処理制御装置であり、２０は中央制御装置、３０はプリ
フェッチ命令制御装置、４０はロード命令制御装置、５
０はストア命令制御装置、６０はスヌープ制御装置、７
０はキャッシュメモリ、１０１はデータメモリ、１０２
はタグメモリ、１０３は下位メモリ、１０４はデータメ
モリアービタ、１０５はタグメモリアービタ、１１４は
データメモリアドレスセレクタ、１１５はタグメモリア
ドレスセレクタである。１０６はプリフェッチ命令要求
とアドレスのパスであり、１０７はロード命令要求とア
ドレスのパスであり、１０８はストア命令要求とアドレ
スのパスであり、１０９はスヌープ命令要求とアドレス
のパスであり、１１０は外部データパス、１１１は外部
アドレスパスである。また、１１２はデータメモリセレ
クト信号、１１３はタグメモリセレクト信号、１１４は
データメモリセレクタ、１１５はタグメモリセレクタ、
１１６はデータメモリへのブロックアドレス、１１７は
タグメモリへのブロックアドレスである。
モリ装置の実施例を図１のブロック図により詳細に説明
する。図１において、１０はプロセッサ、２０〜６０は
処理制御装置であり、２０は中央制御装置、３０はプリ
フェッチ命令制御装置、４０はロード命令制御装置、５
０はストア命令制御装置、６０はスヌープ制御装置、７
０はキャッシュメモリ、１０１はデータメモリ、１０２
はタグメモリ、１０３は下位メモリ、１０４はデータメ
モリアービタ、１０５はタグメモリアービタ、１１４は
データメモリアドレスセレクタ、１１５はタグメモリア
ドレスセレクタである。１０６はプリフェッチ命令要求
とアドレスのパスであり、１０７はロード命令要求とア
ドレスのパスであり、１０８はストア命令要求とアドレ
スのパスであり、１０９はスヌープ命令要求とアドレス
のパスであり、１１０は外部データパス、１１１は外部
アドレスパスである。また、１１２はデータメモリセレ
クト信号、１１３はタグメモリセレクト信号、１１４は
データメモリセレクタ、１１５はタグメモリセレクタ、
１１６はデータメモリへのブロックアドレス、１１７は
タグメモリへのブロックアドレスである。
【００１０】キャッシュメモリ７０は、データメモリ１
０１とタグメモリ１０２からなり、データメモリ１０１
のブロックサイズは１２８バイトで、容量が１２８Ｋバ
イトである。下位メモリ１０３からデータメモリ１０１
への書き込みデータ幅は３２バイトであり、１ブロック
を書き込むのに、４回に分けて、データメモリ１０１へ
アクセスされる。
０１とタグメモリ１０２からなり、データメモリ１０１
のブロックサイズは１２８バイトで、容量が１２８Ｋバ
イトである。下位メモリ１０３からデータメモリ１０１
への書き込みデータ幅は３２バイトであり、１ブロック
を書き込むのに、４回に分けて、データメモリ１０１へ
アクセスされる。
【００１１】ここで一実施例として取り上げるのは、キ
ャッシュのブロックデータ書き込み時に、プリフェッチ
命令を実行する場合である。プリフェッチ命令は、タグ
メモリ１０２のみをアクセスするだけで良い。キャッシ
ュヒットしていたら、実行は終了され、キャッシュミス
の時は、下位メモリ１０３へキャッシュのブロックデー
タ要求を出すという動作を行う。なお、本実施例では、
タグメモリ１０２にアクセスする処理がプリフェッチ命
令のヒットチェックであるケースを取り上げたが、タグ
メモリ１０２にのみアクセスする処理は、実施例以外
に、スヌープのヒットチェック、スヌープによるキャッ
シュブロックの無効化、ストアのヒットチェックがあ
り、以下で説明する実施例の場合と同様に処理される。
ャッシュのブロックデータ書き込み時に、プリフェッチ
命令を実行する場合である。プリフェッチ命令は、タグ
メモリ１０２のみをアクセスするだけで良い。キャッシ
ュヒットしていたら、実行は終了され、キャッシュミス
の時は、下位メモリ１０３へキャッシュのブロックデー
タ要求を出すという動作を行う。なお、本実施例では、
タグメモリ１０２にアクセスする処理がプリフェッチ命
令のヒットチェックであるケースを取り上げたが、タグ
メモリ１０２にのみアクセスする処理は、実施例以外
に、スヌープのヒットチェック、スヌープによるキャッ
シュブロックの無効化、ストアのヒットチェックがあ
り、以下で説明する実施例の場合と同様に処理される。
【００１２】まず初めに、図２のブロックデータ書き込
み処理と図３のプリフェッチ命令のヒットチェック処理
の単独ケースのタイムチャートで、それぞれの処理のキ
ャッシュメモリ装置へのアクセス状況を説明する。ま
ず、図２から説明する。ここでは、１２８バイトのブロ
ックサイズを３２バイトごとに、４回に分けて下位メモ
リから転送されるうち、最初の３２バイトの書き込み処
理を示してある。ブロックデータ書き込みは、まず、サ
イクル１で、下位メモリ１０３から次サイクルにブロッ
クデータの書き込みを行うという信号であるＢＴＰＲＥ
Ｄが出される。次のサイクル２で、書き込みデータが下
位メモリ１０３からデータメモリ１０１へパス１１０に
より転送され、また、ロード命令制御装置４０またはス
トア命令制御装置５０からパスによりデータメモリアド
レスセレクタ１１４にブロックアドレスが、タグメモリ
アドレスセレクタ１１５にブロックアドレスおよび書き
込みデータが無効であることを示すデータバリッドが出
される。そして、次のサイクル３で、ロード命令制御装
置４０またはストア命令制御装置５０からの命令要求信
号に基づきデータメモリアービタがデータメモリセレク
ト信号を出力し、この信号によりデータメモリアドレス
セレクタ１１４はアドレス情報を選択し、また、前記命
令要求信号に基づきタグメモリアービタがタグメモリセ
レクト信号を出力し、この信号によりタグメモリアドレ
スセレクタ１１５はアドレス情報およびデータバリッド
を選択し、選択した情報によりデータメモリ１０１とタ
グメモリ１０２へアクセスが行われ、データの書き込み
と、データバリッドの書き込みが行われる。
み処理と図３のプリフェッチ命令のヒットチェック処理
の単独ケースのタイムチャートで、それぞれの処理のキ
ャッシュメモリ装置へのアクセス状況を説明する。ま
ず、図２から説明する。ここでは、１２８バイトのブロ
ックサイズを３２バイトごとに、４回に分けて下位メモ
リから転送されるうち、最初の３２バイトの書き込み処
理を示してある。ブロックデータ書き込みは、まず、サ
イクル１で、下位メモリ１０３から次サイクルにブロッ
クデータの書き込みを行うという信号であるＢＴＰＲＥ
Ｄが出される。次のサイクル２で、書き込みデータが下
位メモリ１０３からデータメモリ１０１へパス１１０に
より転送され、また、ロード命令制御装置４０またはス
トア命令制御装置５０からパスによりデータメモリアド
レスセレクタ１１４にブロックアドレスが、タグメモリ
アドレスセレクタ１１５にブロックアドレスおよび書き
込みデータが無効であることを示すデータバリッドが出
される。そして、次のサイクル３で、ロード命令制御装
置４０またはストア命令制御装置５０からの命令要求信
号に基づきデータメモリアービタがデータメモリセレク
ト信号を出力し、この信号によりデータメモリアドレス
セレクタ１１４はアドレス情報を選択し、また、前記命
令要求信号に基づきタグメモリアービタがタグメモリセ
レクト信号を出力し、この信号によりタグメモリアドレ
スセレクタ１１５はアドレス情報およびデータバリッド
を選択し、選択した情報によりデータメモリ１０１とタ
グメモリ１０２へアクセスが行われ、データの書き込み
と、データバリッドの書き込みが行われる。
【００１３】次に、図３は、１２８バイトのブロックサ
イズを３２バイトごとに、連続して、４回に分けて下位
メモリから転送され、書き込み処理されるケースであ
る。このケースでは図２で示した動作が順次繰り返し行
われるが、図３のケースではサイクル３とサイクル６で
はタグメモリ１０２とデータメモリ１０１を同時にアク
セスするが、サイクル４とサイクル５ではデータメモリ
１０１だけをアクセスする。すなわち、サイクル３では
タグメモリ１０２に無効ビットを書き込み、データメモ
リ１０１にはデータを書き込み、サイクル６ではタグメ
モリ１０２に有効ビットとリアルページナンバを書き込
み、データメモリ１０１にはデータを書き込む。そし
て、サイクル４とサイクル５ではデータメモリ１０１に
はデータを書き込むが、タグメモリ１０２にはデータバ
リッドを書き込まない。これは、タグメモリへは、サイ
クル３に無効ビットを書くから、サイクル４、５では無
効ビットを書く必要がなく、サイクル６にリアルページ
ナンバと有効ビットを書くことで済むからである。
イズを３２バイトごとに、連続して、４回に分けて下位
メモリから転送され、書き込み処理されるケースであ
る。このケースでは図２で示した動作が順次繰り返し行
われるが、図３のケースではサイクル３とサイクル６で
はタグメモリ１０２とデータメモリ１０１を同時にアク
セスするが、サイクル４とサイクル５ではデータメモリ
１０１だけをアクセスする。すなわち、サイクル３では
タグメモリ１０２に無効ビットを書き込み、データメモ
リ１０１にはデータを書き込み、サイクル６ではタグメ
モリ１０２に有効ビットとリアルページナンバを書き込
み、データメモリ１０１にはデータを書き込む。そし
て、サイクル４とサイクル５ではデータメモリ１０１に
はデータを書き込むが、タグメモリ１０２にはデータバ
リッドを書き込まない。これは、タグメモリへは、サイ
クル３に無効ビットを書くから、サイクル４、５では無
効ビットを書く必要がなく、サイクル６にリアルページ
ナンバと有効ビットを書くことで済むからである。
【００１４】なお、リアルページナンバの書き込みをサ
イクル６で行っているが、サイクル３で行ってもよい。
イクル６で行っているが、サイクル３で行ってもよい。
【００１５】一方、図４で示すように、プリフェッチ命
令は、タグメモリをサイクル１でアクセスし、ヒットチ
ェックを行う。すなわち、プリフェッチ命令制御装置３
０からタグメモリアドレスセレクタ１１５にブロックア
ドレスが送られ、タグメモリアービタ１０５がプリフェ
ッチ命令制御装置３０からのプリフェッチ命令要求信号
に基づきタグメモリアドレスセレクタ１１５によりブロ
ックアドレスを選択し、タグメモリは１０２は選択され
たアドレスによりヒットチェックを行う。そして、サイ
クル２ではヒット結果を得る。チェック結果がヒットで
あれば、そのまま処理は終了し、チェック結果がミスで
あれば、サイクル３で下位メモリへキャッシュのブロッ
クデータ転送要求を出す。
令は、タグメモリをサイクル１でアクセスし、ヒットチ
ェックを行う。すなわち、プリフェッチ命令制御装置３
０からタグメモリアドレスセレクタ１１５にブロックア
ドレスが送られ、タグメモリアービタ１０５がプリフェ
ッチ命令制御装置３０からのプリフェッチ命令要求信号
に基づきタグメモリアドレスセレクタ１１５によりブロ
ックアドレスを選択し、タグメモリは１０２は選択され
たアドレスによりヒットチェックを行う。そして、サイ
クル２ではヒット結果を得る。チェック結果がヒットで
あれば、そのまま処理は終了し、チェック結果がミスで
あれば、サイクル３で下位メモリへキャッシュのブロッ
クデータ転送要求を出す。
【００１６】次に図５で、本発明の一実施例であるブロ
ックデータ書き込み時にプリフェッチ命令の実行を同時
に処理するキャッシュメモリ装置の動作を説明する。ま
ず、サイクル１では、下位メモリから、次のサイクル２
でデータメモリへの書き込みが行われるというＢＴＰＲ
ＥＤが出される。このＢＴＰＲＥＤが１２８バイトブロ
ックのうち、最初の３２バイト分であることから、サイ
クル２でタグメモリアービタ１０５は、ブロック書き込
みアドレスを選択するタグメモリセレクト信号をタグメ
モリアドレスセレクタ１１５へ送る。そして、サイクル
３でタグメモリへは、当ブロックデータが無効であるビ
ットを書き込む。次に、サイクル２で２回目のＢＴＰＲ
ＥＤが出されると、タグメモリアービタ１０５は、ブロ
ック書き込み処理によるタグメモリへのアクセスがな
く、プリフェッチ命令制御装置３０によるタグメモリへ
のアクセスがあることから、サイクル３でプリフェッチ
命令のアドレスを選択するタグメモリセレクト信号をタ
グメモリアドレスセレクタへ送る。そして、次のサイク
ル４では、タグメモリでプリフェッチ命令のヒットチェ
ックが行われ、データメモリでは、ブロックデータの書
き込みが行われる。３回目のＢＴＰＲＥＤの場合も２回
目のＢＴＰＲＥＤの場合と同様である。そして、サイク
ル５でヒット結果が得られる。チェック結果がミスの場
合には、サイクル６でブロックデータ転送要求が出され
る。４回目のＢＴＰＲＥＤが出ると、タグメモリアービ
タは、ブロック書き込みアドレスを選択するタグメモリ
セレクト信号をタグメモリアドレスセレクタへ送る。そ
の結果、次のサイクルでは、タグメモリへ当ブロックデ
ータが有効であることを示すビットと書き込みブロック
のリアルページナンバーを書き込むという動作が行われ
る。
ックデータ書き込み時にプリフェッチ命令の実行を同時
に処理するキャッシュメモリ装置の動作を説明する。ま
ず、サイクル１では、下位メモリから、次のサイクル２
でデータメモリへの書き込みが行われるというＢＴＰＲ
ＥＤが出される。このＢＴＰＲＥＤが１２８バイトブロ
ックのうち、最初の３２バイト分であることから、サイ
クル２でタグメモリアービタ１０５は、ブロック書き込
みアドレスを選択するタグメモリセレクト信号をタグメ
モリアドレスセレクタ１１５へ送る。そして、サイクル
３でタグメモリへは、当ブロックデータが無効であるビ
ットを書き込む。次に、サイクル２で２回目のＢＴＰＲ
ＥＤが出されると、タグメモリアービタ１０５は、ブロ
ック書き込み処理によるタグメモリへのアクセスがな
く、プリフェッチ命令制御装置３０によるタグメモリへ
のアクセスがあることから、サイクル３でプリフェッチ
命令のアドレスを選択するタグメモリセレクト信号をタ
グメモリアドレスセレクタへ送る。そして、次のサイク
ル４では、タグメモリでプリフェッチ命令のヒットチェ
ックが行われ、データメモリでは、ブロックデータの書
き込みが行われる。３回目のＢＴＰＲＥＤの場合も２回
目のＢＴＰＲＥＤの場合と同様である。そして、サイク
ル５でヒット結果が得られる。チェック結果がミスの場
合には、サイクル６でブロックデータ転送要求が出され
る。４回目のＢＴＰＲＥＤが出ると、タグメモリアービ
タは、ブロック書き込みアドレスを選択するタグメモリ
セレクト信号をタグメモリアドレスセレクタへ送る。そ
の結果、次のサイクルでは、タグメモリへ当ブロックデ
ータが有効であることを示すビットと書き込みブロック
のリアルページナンバーを書き込むという動作が行われ
る。
【００１７】以上、本発明によるキャッシュメモリ装置
により、ブロック書き込みと同サイクルに、タグメモリ
をアクセスすることができ、従来技術と比べ、スループ
ットが増えることが分かる。この実施例では、タグメモ
リのみを使用する処理にプリフェッチ命令のヒットチェ
ックを例にとったが、これだけに限定されるものではな
く、ストアのヒットチェック、スヌープによるヒットチ
ェック、スヌープによるキャッシュブロックの無効化に
対しても、スループットが増える。
により、ブロック書き込みと同サイクルに、タグメモリ
をアクセスすることができ、従来技術と比べ、スループ
ットが増えることが分かる。この実施例では、タグメモ
リのみを使用する処理にプリフェッチ命令のヒットチェ
ックを例にとったが、これだけに限定されるものではな
く、ストアのヒットチェック、スヌープによるヒットチ
ェック、スヌープによるキャッシュブロックの無効化に
対しても、スループットが増える。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
キャッシュのブロックデータ書き込みでデータメモリの
みに書き込むサイクルに、プリフェッチ命令のヒットチ
ェックが行えるので、スループットが増える。また、タ
グメモリのみの使用に、実施例のプリフェッチ命令のヒ
ットチェックと限定されるものではなく、ストアのヒッ
トチェック、スヌープのヒットチェック、スヌープによ
るキャッシュブロックの無効化に対しても、スループッ
トが増えるという効果がある。
キャッシュのブロックデータ書き込みでデータメモリの
みに書き込むサイクルに、プリフェッチ命令のヒットチ
ェックが行えるので、スループットが増える。また、タ
グメモリのみの使用に、実施例のプリフェッチ命令のヒ
ットチェックと限定されるものではなく、ストアのヒッ
トチェック、スヌープのヒットチェック、スヌープによ
るキャッシュブロックの無効化に対しても、スループッ
トが増えるという効果がある。
【図１】本発明によるキャッシュメモリ装置の構成を示
すブロック図である。
すブロック図である。
【図２】ブロックデータ書き込み（最初の３２バイトデ
ータ書き込み）処理のタイムチャートである。
ータ書き込み）処理のタイムチャートである。
【図３】ブロックデータ書き込み（連続３２バイトデー
タ書き込み）処理のタイムチャートである。
タ書き込み）処理のタイムチャートである。
【図４】プリフェッチ命令の実行タイムチャートであ
る。
る。
【図５】ブロックデータ書き込み（連続３２バイトデー
タ書き込み）処理とプリフェッチ命令の同時実行のタイ
ムチャートである。
タ書き込み）処理とプリフェッチ命令の同時実行のタイ
ムチャートである。
１０ プロセッサ ２０ 中央制御装置 ３０ プリフェッチ命令制御装置 ４０ ロード命令制御装置 ５０ ストア命令制御装置 ６０ スヌープ制御装置 １０１ データメモリ １０２ タグメモリ １０３ 下位メモリ １０４ データメモリアービタ １０５ タグメモリアービタ １０６ プリフェッチ命令要求、アドレスパス １０７ ロード命令要求、アドレスパス １０８ ストア命令要求、アドレスパス １０９ スヌープ命令要求、アドレスパス １１０ 外部データパス １１１ 外部アドレスパス １１２ データメモリセレクト信号 １１３ タグメモリセレクト信号 １１４ データメモリセレクタ １１５ タグメモリセレクタ １１６ データメモリへのブロックアドレス １１７ タグメモリへのブロックアドレス
Claims (3)
- 【請求項１】 データを格納するデータメモリと、デー
タメモリに格納されたデータのアドレスを格納するタグ
メモリと、複数の処理制御装置と、データメモリアービ
タと、タグメモリアービタを備え、データの取り出し時
および格納時には、データメモリアービタとタグメモリ
アービタが使用を許可することにより、複数の処理制御
装置のいずれか１つのみが、データメモリとタグメモリ
をアクセスするキャッシュメモリ装置において、 データメモリにデータを書き込むサイクル数がタグメモ
リに書き込むサイクル数よりも多い処理を行う処理制御
装置にデータメモリアービタとタグメモリアービタが使
用を許可した場合、前記タグメモリアービタは、該処理
制御装置の処理におけるデータメモリのみに書き込むサ
イクルに、タグメモリのみをアクセスすることで完了す
る処理を行う処理装置に該データメモリのみに書き込む
サイクルにおける該タグメモリアービタの使用を許可す
る手段を備えることを特徴とするキャッシュメモリ装
置。 - 【請求項２】 請求項１記載のキャッシュメモリ装置に
おいて、 前記処理制御装置の処理におけるデータメモリのみに書
き込むサイクルに、タグメモリのみをアクセスすること
で完了する処理を行う処理装置が、他のプロセッサから
送られてきた共有メモリアドレスがキャッシュ上に存在
するかのヒットチェック処理または他のプロセッサから
送られてきた共有メモリアドレスを含むキャッシュブロ
ックの無効化にタグメモリをアクセスする処理を行う処
理装置であることを特徴としたキャッシュメモリ装置。 - 【請求項３】 請求項１記載のキャッシュメモリ装置に
おいて、 前記処理制御装置の処理におけるデータメモリのみに書
き込むサイクルに、タグメモリのみをアクセスすること
で完了する処理を行う処理装置が、ストアのヒットチェ
ックにタグメモリをアクセスする処理を行う処理装置で
あることを特徴としたキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9320424A JPH11143777A (ja) | 1997-11-06 | 1997-11-06 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9320424A JPH11143777A (ja) | 1997-11-06 | 1997-11-06 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143777A true JPH11143777A (ja) | 1999-05-28 |
Family
ID=18121309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9320424A Pending JPH11143777A (ja) | 1997-11-06 | 1997-11-06 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6981103B2 (en) | 2001-06-11 | 2005-12-27 | Nec Electronics Corporation | Cache memory control apparatus and processor |
-
1997
- 1997-11-06 JP JP9320424A patent/JPH11143777A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6981103B2 (en) | 2001-06-11 | 2005-12-27 | Nec Electronics Corporation | Cache memory control apparatus and processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040316 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040720 |