JPH0449664A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH0449664A JPH0449664A JP2160671A JP16067190A JPH0449664A JP H0449664 A JPH0449664 A JP H0449664A JP 2160671 A JP2160671 A JP 2160671A JP 16067190 A JP16067190 A JP 16067190A JP H0449664 A JPH0449664 A JP H0449664A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概 要〕
薄膜半導体装置の製造方法に関し、
相補型薄膜半導体装置のように、Ｎチャネル素子とＰチ
ャネル素子とが同一基板上に混在する薄膜半導体装置を
、簡単且つ安価に製造可能とすることを目的とし、 透光性絶縁基板上に、所定のパターンに従って第１のゲ
ート電極を形成する工程と、その上に第１のゲート絶縁
膜と第１の略真性半導体層を順次形成する工程と、該第
１の略真性半導体層上における前記第１のゲート電極直
上部を除く他の領域に、一導電型半導体層を前記第１の
ゲート電極に自己整合的に形成する工程と、該一導電型
半導体層上に電極金属膜を形成する工程と、その上に第
２の略真性半導体層と第２のゲート絶縁膜を順次形成し
た後、該第２のゲート絶縁膜上に前記第１のゲート電極
と対向させて第２のゲート電極を形成する工程と、前記
第２の略真性半導体層と電極金属膜との界面に前記第２
のゲート電極に自己整合的に逆導電型半導体層を形成す
る工程とを含む構成とする。 〔産業上の利用分野〕 本発明は薄膜半導体装置の製造方法に関する。 薄膜半導体装置例えば薄膜トランジスタは、アクティブ
マトリクス型液晶表示装置やイメージセンサの駆動用素
子、あるいはＳＯＩ基板を用いた集積回路や三次元集積
回路などに、その用途は広がりつつある。 特に近年アクティブマトリクス型液晶表示装置では表示
容量の増大と高精細化が要求されており、周辺駆動回路
およびその接続部のコスト低減とコンパクト化を図るた
めに、ＩＩ膜トランジスタによる周辺駆動回路をアクテ
ィブマトリクス回路と同一基板上に形成する駆動回路一
体型の表示装置の開発が進められており、Ｐチャネル型
、Ｎチャネル型のトランジスタならびに両方の特性のト
ランジスタを用いた、いわゆる相補型トランジスタも不
可欠となっている。 〔従来の技術〕 従来同一基板上にＰチャネル型、Ｎチャネル型および相
補型トランジスタが混在する複雑な半導体装置や回路基
板、例えば相補型（Ｃ−ＭＯＳ）半導体装置を製造する
ためには、数回のマスク工程が必要である。 ここでＣ−ＭＯＳの構造および製造方法を第４図により
説明する。 まず、Ｎ型のＳｔ基板５１を熱酸化し、拡散のマスクと
して使用するＳ ｉ Ｏ，膜５２を形成する。このＳ
ｉ Ｏ，膜５２を、フォトマスクを用いて形成したレジ
スト膜（図示せず）をマスクとして上記５ｆｏｘ膜のエ
ツチングを行ない、Ｐ型不純物拡散用の窓５３をあける
〔第４図（ａ）参照〕。 次いで、Ｐ型の不純物として例えばボロン（Ｂ）のデポ
ジション或いはイオン注入を行なった後、熱処理を施し
てＳｉ基板５１表面に導入したボロンを拡散させ、Ｐ型
頭域７１を形成するとともに、Ｓｉ基板５１表面を酸化
する〔同図（ハ）参照〕、なお、このＰ型頭域７１はＰ
ウェルと呼ばれ、Ｎチャネル素子の領域を画定する。 次いで、上記Ｓｉｎ、膜５２に２番目のフォトマスクを
用いてＰチャネル素子のソースおよびドレイン領域形成
用の窓５４を開口する〔同図（Ｃ）参照〕。 次いで、ボロンのようなＰ型の不純物のデポジションを
行ない、熱拡散によりこれを拡散させてＰ型頭域７２を
形成し、同時にＳｉ基板５１表面の酸化を行なう〔同図
（ｄ）参照〕。 次いで、上記Ｓ ｉ Ｏ，膜５２に３番目のフォトマス
クを用いてＮチャネル素子のソースおよびドレイン領域
形成用の窓５５をＳｉＯ＊膜５２膜間２する〔同図（ｅ
）参照〕。 次いで上記窓５５を介してリン（Ｐ）のデポジションを
行ない、続いて熱処理をしてリンを拡散させてＮ型領域
７３を形成し、同時にＳｉ基板５１表面を酸化する〔同
図げ）参照〕。 次いで、４番目のフォトマスクを用いてゲート絶縁層の
膜厚制御のための窓５６をＳｔｏｗ膜５２膜間２する〔
同図（６）参照〕。 次いで、熱処理によりゲート絶縁膜となるＳｔＯ２膜５
７を形成する。その後ソース・ドレイン領域にコンタク
トを取るための窓５８を、５番目のフォトマスクを用い
て形成する〔同図（ハ）参照〕。 次いで、ゲート、ソース、ドレイン電極となる金属膜と
して、アルミニウム（／ｌ）を蒸着してＡｊ！膜を形成
し、６番目のフォトマスクを用いてこれの不要部を除去
し、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極り
を形成する〔同図（ｉ）参照〕。 以上の工程を経てＣ−ＭＯＳが完成する。 〔発明が解決しようとする課題〕 このように従来の相補型の半導体装置の製造方法では、
フォトマスクを使用してレジスト膜を形成する工程が少
なくとも６回必要であり、製造工程が非常に複雑であり
、そのため、製造歩留りのとＰチャネル素子を、膜厚方
向の空間に積層して構成した、新規な構造の半導体装置
を提案した。 即ち、上記半導体装置は第３図に示す如く、一導電型（
例えばＮ型）半導体層３と逆導電型（例えばＰ型）半導
体層５との間に電極金属膜４を挟んだ構造の２つの被制
御電極ＰＩ、Ｐ２を、略真性半導体層７により接続し、
且つ該略真性半導体層の上下にそれぞれゲート絶縁膜を
介して２つのゲート電極Ｇｌ、Ｇ２を対向配置してなる
構成を具備する。 そして実用に際して第１および第２のゲート電極Ｇｌ、
Ｇ２に印加する電圧の極性を選択することによって、Ｎ
チャネル型またはＰチャネル型動作に使い分けできるも
のである。また、上記構成の素子を２個絶縁基板１上に
隣接して配置し、その内の一方をＮチャネル型、他方を
Ｐチャネル型として動作させるように構成すれば、相補
型半導体装置を実現できる。 本発明は、上記した薄膜半導体装置をより簡単かつ安価
に製造可能とするための製造方法を提供することを目的
とする。 〔課題を解決するための手段〕 請求項１の発明による薄膜半導体装置の製造方法は、透
光性絶縁基板上に、所定のパターンに従って第１のゲー
ト電極を形成する工程と、その上に第１のゲート絶縁膜
２と第１の略真性半導体層７Ａを順次形成する工程と、
該第１の略真性半導体層上における前記第１のゲート電
極直上部を除く他の領域に、一導電型半導体層３を前記
第１のゲート電極に自己整合的に形成する工程と、該一
導電型半導体層上に電極金属膜４を形成する工程と、そ
の上に第２の略真性半導体層７Ｂと第２のゲート絶縁膜
６を順次形成した後、該第２のゲート絶縁膜上に前記第
１のゲート電極と対向させて第２のゲート電極Ｇ２を形
成する工程と、前記第２の略真性半導体層と電極金属膜
との界面に前記第２のゲート電極に自己整合的に逆導電
型半導体層５を形成する工程とを含むことを特徴とする
請求項２の発明による薄膜半導体装置の製造方法は、透
光性絶縁基板１上に、所定のパターンに従って第１のゲ
ート電極Ｇ１を形成する工程と、その上に第１のゲート
絶縁膜２と第１の略真性半導体層７Ａを順次形成する工
程と、該第１の略真性半導体層上における前記第１のゲ
ート電極直上部を除く他の領域に、一導電型半導体層３
．電極金属膜４．逆導電型半導体層５の積層体よりなる
被制御電極を前記第１のゲート電極に自己整合的に形成
する工程と、該被制御電極を含む基板上に第２の略真性
半導体層７Ｂと第２のゲート絶縁膜６を順次形成した後
、該第２のゲート絶縁膜上に前記第１のゲート電極と対
向させて第２のゲート電極Ｇ２を形成する工程と、を形
成する工程とを含むことを特徴とする。 〔作 用］ 請求項１の発明による製造方法では、一導電型半導体層
は第１のゲート電極に自己整合して形成され、逆導電型
半導体層は第２のゲート電極に自己整合して形成される
。このため上記２つの製造工程においては、フォトマス
クを使用する必要がないばかりか、その自己整合性自身
はいたって簡単であり、しかもこれらゲート電極パター
ンと半導体層パターンの相対位置関係を正確に保つこと
ができる。 また、請求項２の発明による製造方法では、一導電型半
導体層、電極金属膜、逆導電型半導体層の積層体よりな
る被制御電極を第１のゲート電極に自己整合して形成す
るため、それら各工程におけるフォトマスクの使用をな
くすことができ、且つ、相対位置の正確なパターンを形
成することができる。 〔実 施 例〕 以下本発明の実施例を図面を参照して詳細に説明する。 第１図に本発明の一実施例を示す。
ャネル素子とが同一基板上に混在する薄膜半導体装置を
、簡単且つ安価に製造可能とすることを目的とし、 透光性絶縁基板上に、所定のパターンに従って第１のゲ
ート電極を形成する工程と、その上に第１のゲート絶縁
膜と第１の略真性半導体層を順次形成する工程と、該第
１の略真性半導体層上における前記第１のゲート電極直
上部を除く他の領域に、一導電型半導体層を前記第１の
ゲート電極に自己整合的に形成する工程と、該一導電型
半導体層上に電極金属膜を形成する工程と、その上に第
２の略真性半導体層と第２のゲート絶縁膜を順次形成し
た後、該第２のゲート絶縁膜上に前記第１のゲート電極
と対向させて第２のゲート電極を形成する工程と、前記
第２の略真性半導体層と電極金属膜との界面に前記第２
のゲート電極に自己整合的に逆導電型半導体層を形成す
る工程とを含む構成とする。 〔産業上の利用分野〕 本発明は薄膜半導体装置の製造方法に関する。 薄膜半導体装置例えば薄膜トランジスタは、アクティブ
マトリクス型液晶表示装置やイメージセンサの駆動用素
子、あるいはＳＯＩ基板を用いた集積回路や三次元集積
回路などに、その用途は広がりつつある。 特に近年アクティブマトリクス型液晶表示装置では表示
容量の増大と高精細化が要求されており、周辺駆動回路
およびその接続部のコスト低減とコンパクト化を図るた
めに、ＩＩ膜トランジスタによる周辺駆動回路をアクテ
ィブマトリクス回路と同一基板上に形成する駆動回路一
体型の表示装置の開発が進められており、Ｐチャネル型
、Ｎチャネル型のトランジスタならびに両方の特性のト
ランジスタを用いた、いわゆる相補型トランジスタも不
可欠となっている。 〔従来の技術〕 従来同一基板上にＰチャネル型、Ｎチャネル型および相
補型トランジスタが混在する複雑な半導体装置や回路基
板、例えば相補型（Ｃ−ＭＯＳ）半導体装置を製造する
ためには、数回のマスク工程が必要である。 ここでＣ−ＭＯＳの構造および製造方法を第４図により
説明する。 まず、Ｎ型のＳｔ基板５１を熱酸化し、拡散のマスクと
して使用するＳ ｉ Ｏ，膜５２を形成する。このＳ
ｉ Ｏ，膜５２を、フォトマスクを用いて形成したレジ
スト膜（図示せず）をマスクとして上記５ｆｏｘ膜のエ
ツチングを行ない、Ｐ型不純物拡散用の窓５３をあける
〔第４図（ａ）参照〕。 次いで、Ｐ型の不純物として例えばボロン（Ｂ）のデポ
ジション或いはイオン注入を行なった後、熱処理を施し
てＳｉ基板５１表面に導入したボロンを拡散させ、Ｐ型
頭域７１を形成するとともに、Ｓｉ基板５１表面を酸化
する〔同図（ハ）参照〕、なお、このＰ型頭域７１はＰ
ウェルと呼ばれ、Ｎチャネル素子の領域を画定する。 次いで、上記Ｓｉｎ、膜５２に２番目のフォトマスクを
用いてＰチャネル素子のソースおよびドレイン領域形成
用の窓５４を開口する〔同図（Ｃ）参照〕。 次いで、ボロンのようなＰ型の不純物のデポジションを
行ない、熱拡散によりこれを拡散させてＰ型頭域７２を
形成し、同時にＳｉ基板５１表面の酸化を行なう〔同図
（ｄ）参照〕。 次いで、上記Ｓ ｉ Ｏ，膜５２に３番目のフォトマス
クを用いてＮチャネル素子のソースおよびドレイン領域
形成用の窓５５をＳｉＯ＊膜５２膜間２する〔同図（ｅ
）参照〕。 次いで上記窓５５を介してリン（Ｐ）のデポジションを
行ない、続いて熱処理をしてリンを拡散させてＮ型領域
７３を形成し、同時にＳｉ基板５１表面を酸化する〔同
図げ）参照〕。 次いで、４番目のフォトマスクを用いてゲート絶縁層の
膜厚制御のための窓５６をＳｔｏｗ膜５２膜間２する〔
同図（６）参照〕。 次いで、熱処理によりゲート絶縁膜となるＳｔＯ２膜５
７を形成する。その後ソース・ドレイン領域にコンタク
トを取るための窓５８を、５番目のフォトマスクを用い
て形成する〔同図（ハ）参照〕。 次いで、ゲート、ソース、ドレイン電極となる金属膜と
して、アルミニウム（／ｌ）を蒸着してＡｊ！膜を形成
し、６番目のフォトマスクを用いてこれの不要部を除去
し、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極り
を形成する〔同図（ｉ）参照〕。 以上の工程を経てＣ−ＭＯＳが完成する。 〔発明が解決しようとする課題〕 このように従来の相補型の半導体装置の製造方法では、
フォトマスクを使用してレジスト膜を形成する工程が少
なくとも６回必要であり、製造工程が非常に複雑であり
、そのため、製造歩留りのとＰチャネル素子を、膜厚方
向の空間に積層して構成した、新規な構造の半導体装置
を提案した。 即ち、上記半導体装置は第３図に示す如く、一導電型（
例えばＮ型）半導体層３と逆導電型（例えばＰ型）半導
体層５との間に電極金属膜４を挟んだ構造の２つの被制
御電極ＰＩ、Ｐ２を、略真性半導体層７により接続し、
且つ該略真性半導体層の上下にそれぞれゲート絶縁膜を
介して２つのゲート電極Ｇｌ、Ｇ２を対向配置してなる
構成を具備する。 そして実用に際して第１および第２のゲート電極Ｇｌ、
Ｇ２に印加する電圧の極性を選択することによって、Ｎ
チャネル型またはＰチャネル型動作に使い分けできるも
のである。また、上記構成の素子を２個絶縁基板１上に
隣接して配置し、その内の一方をＮチャネル型、他方を
Ｐチャネル型として動作させるように構成すれば、相補
型半導体装置を実現できる。 本発明は、上記した薄膜半導体装置をより簡単かつ安価
に製造可能とするための製造方法を提供することを目的
とする。 〔課題を解決するための手段〕 請求項１の発明による薄膜半導体装置の製造方法は、透
光性絶縁基板上に、所定のパターンに従って第１のゲー
ト電極を形成する工程と、その上に第１のゲート絶縁膜
２と第１の略真性半導体層７Ａを順次形成する工程と、
該第１の略真性半導体層上における前記第１のゲート電
極直上部を除く他の領域に、一導電型半導体層３を前記
第１のゲート電極に自己整合的に形成する工程と、該一
導電型半導体層上に電極金属膜４を形成する工程と、そ
の上に第２の略真性半導体層７Ｂと第２のゲート絶縁膜
６を順次形成した後、該第２のゲート絶縁膜上に前記第
１のゲート電極と対向させて第２のゲート電極Ｇ２を形
成する工程と、前記第２の略真性半導体層と電極金属膜
との界面に前記第２のゲート電極に自己整合的に逆導電
型半導体層５を形成する工程とを含むことを特徴とする
請求項２の発明による薄膜半導体装置の製造方法は、透
光性絶縁基板１上に、所定のパターンに従って第１のゲ
ート電極Ｇ１を形成する工程と、その上に第１のゲート
絶縁膜２と第１の略真性半導体層７Ａを順次形成する工
程と、該第１の略真性半導体層上における前記第１のゲ
ート電極直上部を除く他の領域に、一導電型半導体層３
．電極金属膜４．逆導電型半導体層５の積層体よりなる
被制御電極を前記第１のゲート電極に自己整合的に形成
する工程と、該被制御電極を含む基板上に第２の略真性
半導体層７Ｂと第２のゲート絶縁膜６を順次形成した後
、該第２のゲート絶縁膜上に前記第１のゲート電極と対
向させて第２のゲート電極Ｇ２を形成する工程と、を形
成する工程とを含むことを特徴とする。 〔作 用］ 請求項１の発明による製造方法では、一導電型半導体層
は第１のゲート電極に自己整合して形成され、逆導電型
半導体層は第２のゲート電極に自己整合して形成される
。このため上記２つの製造工程においては、フォトマス
クを使用する必要がないばかりか、その自己整合性自身
はいたって簡単であり、しかもこれらゲート電極パター
ンと半導体層パターンの相対位置関係を正確に保つこと
ができる。 また、請求項２の発明による製造方法では、一導電型半
導体層、電極金属膜、逆導電型半導体層の積層体よりな
る被制御電極を第１のゲート電極に自己整合して形成す
るため、それら各工程におけるフォトマスクの使用をな
くすことができ、且つ、相対位置の正確なパターンを形
成することができる。 〔実 施 例〕 以下本発明の実施例を図面を参照して詳細に説明する。 第１図に本発明の一実施例を示す。
【第１図（ａ）参照】
まず、透光性絶縁基板として石英基板を用い、その石英
基板１上にＴｉのような金属膜をスパッタ法で成膜し、
これをバターニングしてｎチャネルトランジスタのゲー
ト電極となる第１のゲート電極Ｇ１を形成する。 次いで、ＣＶＤ法によりＳｉｎ、膜（第１のゲート絶縁
膜）２と、その上にノンドープの多結晶シリコン（Ｐｏ
ｌｙ Ｓｔ）膜７Ａを形成する。 この多結晶シリコン層７Ａは、後述するように、略真性
半導体層の一部となる。
基板１上にＴｉのような金属膜をスパッタ法で成膜し、
これをバターニングしてｎチャネルトランジスタのゲー
ト電極となる第１のゲート電極Ｇ１を形成する。 次いで、ＣＶＤ法によりＳｉｎ、膜（第１のゲート絶縁
膜）２と、その上にノンドープの多結晶シリコン（Ｐｏ
ｌｙ Ｓｔ）膜７Ａを形成する。 この多結晶シリコン層７Ａは、後述するように、略真性
半導体層の一部となる。
次いで、ＰＨ１雰囲気中で石英基板１の背面側から、上
記第１のゲート電極Ｇ１をマスクとしてＡｒＦエキシマ
レーザ−を照射し、レーザードーピングを行う。 本工程において、照射したレーザ光は、第１のゲート電
極Ｇ１を透過しないが、第１のゲート絶縁膜２は透過す
る。従って、第１のゲート電極Ｇ１が存在しない領域で
は、多結晶シリコン層７Ａはこのレーザー光を吸収し、
温度が上昇して溶融する。 上記ＰＨ３はこの溶融した多結晶シリコンに触れると分
解し、Ｐ（燐）がその多結晶シリコンに導入され、Ｎ型
（一導電型）半導体層としてのｎ゛領域３が形成される
。 このｎ＋＋域３は上述の説明から明らかなように、第１
のゲート電極Ｇ１の存在しない領域に形成される。即ち
、ｎ３領域３は、第１のゲート電極Ｇ１に自己整合的に
形成される。
記第１のゲート電極Ｇ１をマスクとしてＡｒＦエキシマ
レーザ−を照射し、レーザードーピングを行う。 本工程において、照射したレーザ光は、第１のゲート電
極Ｇ１を透過しないが、第１のゲート絶縁膜２は透過す
る。従って、第１のゲート電極Ｇ１が存在しない領域で
は、多結晶シリコン層７Ａはこのレーザー光を吸収し、
温度が上昇して溶融する。 上記ＰＨ３はこの溶融した多結晶シリコンに触れると分
解し、Ｐ（燐）がその多結晶シリコンに導入され、Ｎ型
（一導電型）半導体層としてのｎ゛領域３が形成される
。 このｎ＋＋域３は上述の説明から明らかなように、第１
のゲート電極Ｇ１の存在しない領域に形成される。即ち
、ｎ３領域３は、第１のゲート電極Ｇ１に自己整合的に
形成される。
次いで、真空蒸着法によりＴｉ膜を成膜し、これをバタ
ーニングして電極金属膜４をｎ″″領域上に形成する。
ーニングして電極金属膜４をｎ″″領域上に形成する。
次いで、ＣＶＤ法によりノンドープの多結晶Ｓｉ ］！
［７ＢとＳｉｎ、膜（第２のゲート絶縁膜）６を形成し
、さらにＴｉを真空蒸着した後、これをバターニングし
てＰチャネルランジスタの第２のゲート電極Ｇ２を第１
のゲート電極Ｇ１とオーバーラツプする如く形成する。 上記多結晶シリコン層７Ｂは、第１のゲート電極Ｇｌの
直上領域では先に形成した多結晶シリコン層７Ａの上に
直接成膜されるので、この領域では両者は一体化して、
略真性半導体層を構成する。
［７ＢとＳｉｎ、膜（第２のゲート絶縁膜）６を形成し
、さらにＴｉを真空蒸着した後、これをバターニングし
てＰチャネルランジスタの第２のゲート電極Ｇ２を第１
のゲート電極Ｇ１とオーバーラツプする如く形成する。 上記多結晶シリコン層７Ｂは、第１のゲート電極Ｇｌの
直上領域では先に形成した多結晶シリコン層７Ａの上に
直接成膜されるので、この領域では両者は一体化して、
略真性半導体層を構成する。
最後に、上記第２のゲート電極Ｇ２をマスクとしてボロ
ン（Ｂ）のイオン注入を行い、ｐ″領域５を形成する。 このｐ″領域５は前述した逆導電型半導体層であって、
第２のゲート電極Ｇ２に自己整合的に形成される。ここ
で形成したｐ″領域５と電極金属膜４とｎ＋型領領域３
により、被制御電極ＰＩ、Ｐ２．Ｐ３を構成する。 なお、ｎ“型領域３およびｐ″″型領域５が第１のゲー
ト電極Ｇ１に自己整合的に、形成される関係上、動作時
に内部にチャネルを形成する略真性半導体層７の位置も
、第１のゲートｔＩｊＧ１に自己整合している。 かくして隣接する３つの被制御電極と上下に対向する２
つのゲート電極との組により前述したＮチャネル型また
はＰチャネル型の使い分けできる半導体素子が得られ、
また、隣接する３つの被制御電野行くとそれらの間に介
在する４つのゲート電極との組により相補型半導体素子
が得られる。 次に本発明の他の実施例を、第２図により説明する。こ
の実施例は、以下第２図により説明する如（、背面露光
法を用いた例である。
ン（Ｂ）のイオン注入を行い、ｐ″領域５を形成する。 このｐ″領域５は前述した逆導電型半導体層であって、
第２のゲート電極Ｇ２に自己整合的に形成される。ここ
で形成したｐ″領域５と電極金属膜４とｎ＋型領領域３
により、被制御電極ＰＩ、Ｐ２．Ｐ３を構成する。 なお、ｎ“型領域３およびｐ″″型領域５が第１のゲー
ト電極Ｇ１に自己整合的に、形成される関係上、動作時
に内部にチャネルを形成する略真性半導体層７の位置も
、第１のゲートｔＩｊＧ１に自己整合している。 かくして隣接する３つの被制御電極と上下に対向する２
つのゲート電極との組により前述したＮチャネル型また
はＰチャネル型の使い分けできる半導体素子が得られ、
また、隣接する３つの被制御電野行くとそれらの間に介
在する４つのゲート電極との組により相補型半導体素子
が得られる。 次に本発明の他の実施例を、第２図により説明する。こ
の実施例は、以下第２図により説明する如（、背面露光
法を用いた例である。
【第２図（ロ）参照】
まず、透光性絶縁基板１上に、第１のゲート電Ｇ１極を
形成した後、ＣＶＤ法により第１のゲート絶縁膜として
Ｓ ｉ ｏｘ膜２と、ノンドープの多結晶シリコン（Ｐ
ｏｌｙ Ｓｉ）膜７Ａを形成する。
形成した後、ＣＶＤ法により第１のゲート絶縁膜として
Ｓ ｉ ｏｘ膜２と、ノンドープの多結晶シリコン（Ｐ
ｏｌｙ Ｓｉ）膜７Ａを形成する。
続いて、上記第１のゲート電極Ｇ１をマスクとする背面
露光法により、第１のゲート電極Ｇ１に自己整合したレ
ジスト膜２１を形成する。
露光法により、第１のゲート電極Ｇ１に自己整合したレ
ジスト膜２１を形成する。
この状態で、ｎ″ａ−３ｉ層（一導電型半導体層）３、
Ｔｉのような電極金属膜４、Ｐ” ａ−３ｉ層（逆導電
型半導体層）５を連続形成した後、リフトオフを行う。
Ｔｉのような電極金属膜４、Ｐ” ａ−３ｉ層（逆導電
型半導体層）５を連続形成した後、リフトオフを行う。
次いで、ノンドープの多結晶シリコン層７Ｂ。
第２のゲート絶縁膜としてＳ ｉ Ｏｘ膜６および第２
のゲート電極Ｇ２を形成し、前の実施例同様な薄膜半導
体装置が完成する。 上記多結晶シリコン層７Ｂは、第１および第２のゲート
電極Ｇｌ、Ｇ２に対応する領域では、多結晶シリコン層
７Ａ上に直接積層される。従ってこの領域では、両者は
一体化して略真性半導体層を形成する。 〔発明の効果〕 以上説明した如（本発明によれば、Ｎチャネル型、Ｐチ
ャネル型に使い分けできる薄膜半導体装置および相補型
薄膜半導体装置の製造工程を大幅に簡単化でき、従って
歩留りが向上し、製造原価を低減できる。
のゲート電極Ｇ２を形成し、前の実施例同様な薄膜半導
体装置が完成する。 上記多結晶シリコン層７Ｂは、第１および第２のゲート
電極Ｇｌ、Ｇ２に対応する領域では、多結晶シリコン層
７Ａ上に直接積層される。従ってこの領域では、両者は
一体化して略真性半導体層を形成する。 〔発明の効果〕 以上説明した如（本発明によれば、Ｎチャネル型、Ｐチ
ャネル型に使い分けできる薄膜半導体装置および相補型
薄膜半導体装置の製造工程を大幅に簡単化でき、従って
歩留りが向上し、製造原価を低減できる。
第１図は本発明の詳細な説明図、
第２図は本発明の他の実施例説明図、
第３図は本発明が適用する半導体装置の概略構造説明図
、 第４図は従来のＣ−ＭＯＳの構造および製造方法説明図
である。 図において、ｌは透光性絶縁基板（石英基板）、２は第
１のゲート絶縁膜（Ｓ ｉ ０２膜）、３は一導電型半
導体層（ｎ″領域ｎ″ａ−３ｉ層）、４は電極金属膜、
５は逆導電型半導体層（ｐ″ａ−３ｉ層）、６は第２の
ゲート絶縁膜（Ｓｉｎ。 膜）、７は略真性半導体層、７Ａおよび７Ｂは多結晶シ
リコン層、Ｇ１およびＧ２は第１および第２のゲート電
極を示す。
、 第４図は従来のＣ−ＭＯＳの構造および製造方法説明図
である。 図において、ｌは透光性絶縁基板（石英基板）、２は第
１のゲート絶縁膜（Ｓ ｉ ０２膜）、３は一導電型半
導体層（ｎ″領域ｎ″ａ−３ｉ層）、４は電極金属膜、
５は逆導電型半導体層（ｐ″ａ−３ｉ層）、６は第２の
ゲート絶縁膜（Ｓｉｎ。 膜）、７は略真性半導体層、７Ａおよび７Ｂは多結晶シ
リコン層、Ｇ１およびＧ２は第１および第２のゲート電
極を示す。
Claims (2)
- （１）透光性絶縁基板（１）上に、所定のパターンに従
って第１のゲート電極（Ｇ１）を形成する工程と、その
上に第１のゲート絶縁膜（２）と第１の略真性半導体層
（７Ａ）を順次形成する工程と、該第１の略真性半導体
層上における前記第１のゲート電極直上部を除く他の領
域に、一導電型半導体層（３）を前記第１のゲート電極
に自己整合的に形成する工程と、 該一導電型半導体層上に電極金属膜（４）を形成する工
程と、 その上に第２の略真性半導体層（７Ｂ）と第２のゲート
絶縁膜（６）を順次形成した後、該第２のゲート絶縁膜
上に前記第１のゲート電極と対向させて第２のゲート電
極（Ｇ２）を形成する工程と、 前記第２の略真性半導体層と電極金属膜との界面に前記
第２のゲート電極に自己整合的に逆導電型半導体層（５
）を形成する工程とを含むことを特徴とする薄膜半導体
装置の製造方法。 - （２）透光性絶縁基板（１）上に、所定のパターンに従
って第１のゲート電極（Ｇ１）を形成する工程と、その
上に第１のゲート絶縁膜（２）と第１の略真性半導体層
（７Ａ）を順次形成する工程と、該第１の略真性半導体
層上における前記第１のゲート電極直上部を除く他の領
域に、一導電型半導体層（３）、電極金属膜（４）、逆
導電型半導体層（５）の積層体よりなる被制御電極を前
記第１のゲート電極に自己整合的に形成する工程と、該
被制御電極を含む基板上に第２の略真性半導体層（７Ｂ
）と第２のゲート絶縁膜（６）を順次形成した後、該第
２のゲート絶縁膜上に前記第１のゲート電極と対向させ
て第２のゲート電極（Ｇ２）を形成する工程と、 を形成する工程とを含むことを特徴とする薄膜半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160671A JPH0449664A (ja) | 1990-06-18 | 1990-06-18 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160671A JPH0449664A (ja) | 1990-06-18 | 1990-06-18 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449664A true JPH0449664A (ja) | 1992-02-19 |
Family
ID=15719967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160671A Pending JPH0449664A (ja) | 1990-06-18 | 1990-06-18 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449664A (ja) |
-
1990
- 1990-06-18 JP JP2160671A patent/JPH0449664A/ja active Pending
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