JPH0449672A - Dmos transistor - Google Patents
Dmos transistorInfo
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- JPH0449672A JPH0449672A JP15947090A JP15947090A JPH0449672A JP H0449672 A JPH0449672 A JP H0449672A JP 15947090 A JP15947090 A JP 15947090A JP 15947090 A JP15947090 A JP 15947090A JP H0449672 A JPH0449672 A JP H0449672A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アナログ信号の増幅に広く用いられている差
動増幅回路のカレントミラ一部に使用されるＤＭＯ５Ｉ
−ランジスクーに関する。Detailed Description of the Invention [Field of Industrial Application] The present invention is directed to a DMO5I used in a current mirror part of a differential amplifier circuit widely used for analog signal amplification.
- Regarding Ranjisku.
［発明の概要Ｉ
Ｄ Ｍ ＯＳ （Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍ
ＯＳ ）は、ドレイン領域内にゲート電極をマスクにし
てベース領域及びソース領域の拡散を行なってつくられ
、ゲート電極下のベース領域がチャネルとして機能する
ＭＯ３Ｉ−ランシスターである。ＤＭＯ３を差動増幅回
路のカレントミラ一部に用いると、ＤＭＯＳのｇｄが通
常ＭＯ３のｇｄにくらべ小さいので。[Summary of the invention I D M OS (Double Diffused M OS)
OS) is an MO3I-run sister which is made by diffusing the base region and source region into the drain region using the gate electrode as a mask, and the base region under the gate electrode functions as a channel. When DMO3 is used as part of the current mirror of a differential amplifier circuit, the gd of DMOS is usually smaller than that of MO3.
オーブンループゲインの大きいすぐれた差動増幅回路が
得られる。本発明は、カレントミラー回路をＤＭＯ３で
構成した場合に、ペアとなる複数個のトランジスターの
ベース領域及びソース領域を、１個の共通のベース領域
及びソース領域で形成することにより、カレントミラー
回路のセルサイズを小さくするものである。An excellent differential amplifier circuit with large oven loop gain can be obtained. In the present invention, when the current mirror circuit is configured with DMO3, the base regions and source regions of a plurality of paired transistors are formed by one common base region and source region, thereby forming the current mirror circuit. This reduces the cell size.
［従来の技術］
基本的な差動増幅回路の回路図を第３図に示す。第３図
において点線で囲まれたカレントミラ回路は２個のＰＭ
ＯＳＩ−ランシスターで構成され、前記２個のＰＭＯＳ
Ｉ−ランシスターのソースとサブストレートがＶｄｄに
接続している。ＰＭＯＳカレントミラー回路をＤＭＯ５
で構成した従来のＤＭＯＳトランジスターの断面図は、
第２図に示すように、Ｐ型ドレイン領域２０及びＰ型ド
レイン領域２４をＮ型エピタキシャル領域１３上に相隔
でて配し、ひとつのトランジスターのソース領域１７と
ベース領域１８をドレイン領域２０上に、またもうひと
つのトランジスターのソース領域２１とベース領域２２
をドレイン領域２４上に配している。ソース領域１７と
ソース領域２１のＶｄｄへの接続はＡＩ２配線であるソ
ース電極２を介して行なわれる。[Prior Art] A circuit diagram of a basic differential amplifier circuit is shown in FIG. In Figure 3, the current mirror circuit surrounded by dotted lines consists of two PMs.
Consisting of OSI-run sister, the two PMOS
The source of the I-run sister and the substrate are connected to Vdd. DMO5 PMOS current mirror circuit
A cross-sectional view of a conventional DMOS transistor configured with
As shown in FIG. 2, a P-type drain region 20 and a P-type drain region 24 are arranged on the N-type epitaxial region 13 at a distance, and a source region 17 and a base region 18 of one transistor are arranged on the drain region 20. , yet another transistor source region 21 and base region 22
is arranged on the drain region 24. The source region 17 and the source region 21 are connected to Vdd via the source electrode 2, which is an AI2 wiring.
［発明が解決しようとする課題Ｉ
ＤＭＯＳカレントミラー回路の短所はドレイン領域２０
．２４と基板１４及び分離拡散領域１５を電気的に分離
するためのＮ型エピタキシャル領域１３が必要なことで
、そのためセルサイズがＭＯＳカレントミラー回路に（
らべ大きくなることである。[Problem to be solved by the invention I The disadvantage of the DMOS current mirror circuit is that the drain region 20
．． 24, the substrate 14, and the isolation diffusion region 15 are required to have an N-type epitaxial region 13 for electrically separating them.
It's about getting bigger.
［課題を解決するための手段１
従来分離して形成されていたソース領域１７とソース領
域２１、及びベース４１域１８とベース額板２２を２つ
のトランジスターに共通の１個のソース領域とベース領
域で形成することにした。[Means for Solving the Problem 1] The source region 17 and the source region 21, the base 41 region 18 and the base plate 22, which were conventionally formed separately, are now combined into one source region and base region common to two transistors. I decided to form it.
［作用］
従来２個必要であったソース領域、ベース領域を、それ
ぞれ１個の領域で兼用できるため、セルサイズが小さく
なった。[Function] Since the source region and the base region, which conventionally required two regions, can each be used as one region, the cell size is reduced.
［実施例］
実施例のＤＭＯＳトランジスターの実施例について、第
１図に示すＤＭＯ３Ｉ−ランシスターの断面図を用いて
説明する。カレントミラー回路を構成する２つのＰＭＯ
５Ｉ−ランシスターをそれぞれＰＭＯ５１，ＰＭＯ３２
と呼ぶことにすると、ＰＭＯ５Ｉは、ゲート電極６、高
濃度ドレイン領域１１、低濃度ドレイン領域１２、ドレ
イン電極１、ベース領ｆｔｊ８、ソース領域７、ソース
電極２から構成され、ＰＭＯ５２は、ゲート電極６′高
濃度ドレイン領＠９、低濃度ドレイン領＠１０、ドレイ
ン電極３、及びＰＭＯ５Ｉと共通のベース領域８、ソー
ス領域７、ソース電極２がら構成される。ゲート電極６
とゲート電極６゛は、１つの連続したＰｏ１ｙ Ｓｉ層
でつくられ電気的に接続している６ ドレイン領域１１
．９．及びソース領域７、ベース領域８は前記Ｐｏ１ｙ
Ｓｉ層に形成された開口部を通して拡散形成される。[Example] An example of a DMOS transistor according to an example will be described using a cross-sectional view of a DMO3I-run sister shown in FIG. Two PMOs forming a current mirror circuit
5I-run sister PMO51, PMO32 respectively
The PMO 5I is composed of a gate electrode 6, a highly doped drain region 11, a lightly doped drain region 12, a drain electrode 1, a base region ftj8, a source region 7, and a source electrode 2. 'It is composed of a highly doped drain region @9, a lightly doped drain region @10, a drain electrode 3, and a base region 8, a source region 7, and a source electrode 2 common to the PMO5I. Gate electrode 6
and the gate electrode 6' are made of one continuous Po1ySi layer and are electrically connected to the drain region 11.
．． 9. And the source region 7 and the base region 8 are the Po1y
It is formed by diffusion through an opening formed in the Si layer.
ＰＭＯ５Ｉ及びＰＭＯ３２は、Ｐ型基板１４、及びＰ型
分離拡散領域１５、Ｐ型分離埋込領域１６で囲まれたＮ
型エピタキシャル領域１３上に形成される。低濃度ドレ
イン領域１０．１２は、ボロンなどのＰ型不純物を１０
１６．１０”ｃｍ−３含む拡散領域であり、ベース領域
８はリンなどのＮ型不純物を１０１？〜ｌ Ｑ”ｃｍ−
”含む拡散領域である。高濃度ドレイン領域９．１１及
びソース領域７は通常同一の拡散工程でつくられ、ポロ
ンなどのＰ型不純物を１０′９〜１０”ｃｍ−”含む拡
散領域である。PMO5I and PMO32 are N-shaped substrates surrounded by a P-type substrate 14, a P-type isolation diffusion region 15, and a P-type isolation buried region 16.
The mold epitaxial region 13 is formed on the mold epitaxial region 13. The low concentration drain region 10.12 is doped with a P-type impurity such as boron.
It is a diffusion region containing 16.10"cm-3, and the base region 8 contains N-type impurities such as phosphorus at 101?~lQ"cm-
The highly doped drain region 9.11 and the source region 7 are usually formed in the same diffusion process, and are diffusion regions containing 10'9 to 10"cm of P-type impurity such as poron.
［発明の効果ｊ
本発明のＤＭＯＳトランジスターは、前述したように従
来２個あったソース領域及びベース領域を共通の１個の
領域で形成するため、１個のジス領域及び１個のベース
領域が不要になることベース領域とＮ型エピタキシャル
領域の間隔がなくなること、２個のソース領域を接続す
るＡＪ２配線が不要になることから、カレントミラー回
路のセルサイズを大幅に小さくすることができる。また
、本発明のＤＭＯ５）−ランシスター構造ではベース領
域８とエピタキシャル領＠１３が接続しているが、ベー
ス領域は回路上サブストレートとしてＶｄｄに接続し、
エピタキシャル領域もＤＭＯＳトランシスタート他の素
子を分離するためＶｄｄに接続しているため問題は生じ
ない。本発明の効果がカレントミラー回路にかぎらず、
ソースとサブストレートが共通の複数個のＤＭＯ５を含
むすべての回路に適用できることは明らかである。また
、本発明の実施例ではＰＭＯ３について説明したがＮＭ
Ｏ５の場合でも、ＰとＮをとりかえれば本発明が適用で
きることは言うまでもない。[Effects of the Invention j As described above, in the DMOS transistor of the present invention, the source region and the base region, which were conventionally two, are formed in one common region. Elimination of need Since the distance between the base region and the N-type epitaxial region is eliminated and the AJ2 wiring connecting the two source regions is no longer necessary, the cell size of the current mirror circuit can be significantly reduced. In addition, in the DMO5)-Run sister structure of the present invention, the base region 8 and the epitaxial region @13 are connected, but the base region is connected to Vdd as a substrate on the circuit,
No problem arises because the epitaxial region is also connected to Vdd to isolate the DMOS transistor and other elements. The effects of the present invention are not limited to current mirror circuits,
It is clear that the invention is applicable to all circuits containing a plurality of DMOs 5 having a common source and substrate. In addition, although PMO3 was explained in the embodiment of the present invention, NM
It goes without saying that the present invention can also be applied to O5 by replacing P and N.
第１図は本発明のＤＭＯＳトランジスターの断面図、第
２図は従来のＤＭＯ５Ｉ−ランジスクーの断面図、第３
図は差動増幅回路の回路図である。
ｌ、３・ ・・・・ ・・・・・ドレイン電極２・・・
・・・・・・・・・ソース電極４．５・・・・・・・・
・・酸化膜
６．６′ ・・・・・・・・・ゲート電極７．１７．２
１・・・・・・ソース領域８．１８．２２・・・・・・
ベース領域９．１１．１９．２３・・・高濃度ドレイン
領域
１０．１２．２０．２４・・・低濃度ドレイン領域
１３・・・・・・・・・・・・エピタキシャル領域
１４・・・・・・・・・・・・基板
１５・・・・・・・・・・・・分離拡散領域１６・・・
・・・・・・・・・分離埋込領域２５・ ・ ・ ・
・ ・ ・ ・ ・ ・ ・ ・Ｖｄｄ端子２６・・・
・・・・・・・・・カレントミラー２７・・・・・・・
・・・・・出力端子２８・・・・・・・・・・・・入力
端子１２９・・・・・・・・・・・・入力端子２３０・
・・・・・・・・・・・定電流回路出願人 セイコー電
子工業株式会社FIG. 1 is a cross-sectional view of the DMOS transistor of the present invention, FIG.
The figure is a circuit diagram of a differential amplifier circuit. l, 3. . . . Drain electrode 2...
・・・・・・・・・Source electrode 4.5・・・・・・・・・
...Oxide film 6.6' ......Gate electrode 7.17.2
1... Source area 8.18.22...
Base region 9.11.19.23...High concentration drain region 10.12.20.24...Low concentration drain region 13...Epitaxial region 14... ...... Substrate 15 ...... Separation diffusion region 16 ...
......Separated embedding area 25...
・ ・ ・ ・ ・ ・ ・ ・Vdd terminal 26...
・・・・・・・・・Current mirror 27・・・・・・・
...Output terminal 28...Input terminal 129...Input terminal 230.
・・・・・・・・・・・・Constant current circuit applicant Seiko Electronics Industries Co., Ltd.
Claims (1)
し、前記ベース領域上に逆導電型のソース領域を配し、
前記ベース領域に隣接して複数個の互いに接しない逆導
電型のドレイン領域を配することを特徴とするＤＭＯＳ
トランジスター。A base region of one conductivity type is disposed on a semiconductor region of one conductivity type, a source region of an opposite conductivity type is disposed on the base region,
A DMOS characterized in that a plurality of drain regions of opposite conductivity types that do not touch each other are arranged adjacent to the base region.
transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15947090A JPH0449672A (en) | 1990-06-18 | 1990-06-18 | Dmos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15947090A JPH0449672A (en) | 1990-06-18 | 1990-06-18 | Dmos transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449672A true JPH0449672A (en) | 1992-02-19 |
Family
ID=15694477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15947090A Pending JPH0449672A (en) | 1990-06-18 | 1990-06-18 | Dmos transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449672A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758228A (en) * | 1993-07-22 | 1995-03-03 | Philips Electron Nv | Integrated device |
| JP2004273793A (en) * | 2003-03-10 | 2004-09-30 | Mitsubishi Electric Corp | Semiconductor device |
| US7598541B2 (en) | 2004-02-26 | 2009-10-06 | Fujitsu Microelectronics Limited | Semiconductor device comprising transistor pair isolated by trench isolation |
-
1990
- 1990-06-18 JP JP15947090A patent/JPH0449672A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758228A (en) * | 1993-07-22 | 1995-03-03 | Philips Electron Nv | Integrated device |
| JP2004273793A (en) * | 2003-03-10 | 2004-09-30 | Mitsubishi Electric Corp | Semiconductor device |
| US7598541B2 (en) | 2004-02-26 | 2009-10-06 | Fujitsu Microelectronics Limited | Semiconductor device comprising transistor pair isolated by trench isolation |
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