JPH0449672A - Ｄｍｏｓトランジスター - Google Patents
ＤｍｏｓトランジスターInfo
- Publication number
- JPH0449672A JPH0449672A JP15947090A JP15947090A JPH0449672A JP H0449672 A JPH0449672 A JP H0449672A JP 15947090 A JP15947090 A JP 15947090A JP 15947090 A JP15947090 A JP 15947090A JP H0449672 A JPH0449672 A JP H0449672A
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- base
- pmos
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract 2
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アナログ信号の増幅に広く用いられている差
動増幅回路のカレントミラ一部に使用されるＤＭＯ５Ｉ
−ランジスクーに関する。
動増幅回路のカレントミラ一部に使用されるＤＭＯ５Ｉ
−ランジスクーに関する。
［発明の概要Ｉ
Ｄ Ｍ ＯＳ （Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍ
ＯＳ ）は、ドレイン領域内にゲート電極をマスクにし
てベース領域及びソース領域の拡散を行なってつくられ
、ゲート電極下のベース領域がチャネルとして機能する
ＭＯ３Ｉ−ランシスターである。ＤＭＯ３を差動増幅回
路のカレントミラ一部に用いると、ＤＭＯＳのｇｄが通
常ＭＯ３のｇｄにくらべ小さいので。
ＯＳ ）は、ドレイン領域内にゲート電極をマスクにし
てベース領域及びソース領域の拡散を行なってつくられ
、ゲート電極下のベース領域がチャネルとして機能する
ＭＯ３Ｉ−ランシスターである。ＤＭＯ３を差動増幅回
路のカレントミラ一部に用いると、ＤＭＯＳのｇｄが通
常ＭＯ３のｇｄにくらべ小さいので。
オーブンループゲインの大きいすぐれた差動増幅回路が
得られる。本発明は、カレントミラー回路をＤＭＯ３で
構成した場合に、ペアとなる複数個のトランジスターの
ベース領域及びソース領域を、１個の共通のベース領域
及びソース領域で形成することにより、カレントミラー
回路のセルサイズを小さくするものである。
得られる。本発明は、カレントミラー回路をＤＭＯ３で
構成した場合に、ペアとなる複数個のトランジスターの
ベース領域及びソース領域を、１個の共通のベース領域
及びソース領域で形成することにより、カレントミラー
回路のセルサイズを小さくするものである。
［従来の技術］
基本的な差動増幅回路の回路図を第３図に示す。第３図
において点線で囲まれたカレントミラ回路は２個のＰＭ
ＯＳＩ−ランシスターで構成され、前記２個のＰＭＯＳ
Ｉ−ランシスターのソースとサブストレートがＶｄｄに
接続している。ＰＭＯＳカレントミラー回路をＤＭＯ５
で構成した従来のＤＭＯＳトランジスターの断面図は、
第２図に示すように、Ｐ型ドレイン領域２０及びＰ型ド
レイン領域２４をＮ型エピタキシャル領域１３上に相隔
でて配し、ひとつのトランジスターのソース領域１７と
ベース領域１８をドレイン領域２０上に、またもうひと
つのトランジスターのソース領域２１とベース領域２２
をドレイン領域２４上に配している。ソース領域１７と
ソース領域２１のＶｄｄへの接続はＡＩ２配線であるソ
ース電極２を介して行なわれる。
において点線で囲まれたカレントミラ回路は２個のＰＭ
ＯＳＩ−ランシスターで構成され、前記２個のＰＭＯＳ
Ｉ−ランシスターのソースとサブストレートがＶｄｄに
接続している。ＰＭＯＳカレントミラー回路をＤＭＯ５
で構成した従来のＤＭＯＳトランジスターの断面図は、
第２図に示すように、Ｐ型ドレイン領域２０及びＰ型ド
レイン領域２４をＮ型エピタキシャル領域１３上に相隔
でて配し、ひとつのトランジスターのソース領域１７と
ベース領域１８をドレイン領域２０上に、またもうひと
つのトランジスターのソース領域２１とベース領域２２
をドレイン領域２４上に配している。ソース領域１７と
ソース領域２１のＶｄｄへの接続はＡＩ２配線であるソ
ース電極２を介して行なわれる。
［発明が解決しようとする課題Ｉ
ＤＭＯＳカレントミラー回路の短所はドレイン領域２０
．２４と基板１４及び分離拡散領域１５を電気的に分離
するためのＮ型エピタキシャル領域１３が必要なことで
、そのためセルサイズがＭＯＳカレントミラー回路に（
らべ大きくなることである。
．２４と基板１４及び分離拡散領域１５を電気的に分離
するためのＮ型エピタキシャル領域１３が必要なことで
、そのためセルサイズがＭＯＳカレントミラー回路に（
らべ大きくなることである。
［課題を解決するための手段１
従来分離して形成されていたソース領域１７とソース領
域２１、及びベース４１域１８とベース額板２２を２つ
のトランジスターに共通の１個のソース領域とベース領
域で形成することにした。
域２１、及びベース４１域１８とベース額板２２を２つ
のトランジスターに共通の１個のソース領域とベース領
域で形成することにした。
［作用］
従来２個必要であったソース領域、ベース領域を、それ
ぞれ１個の領域で兼用できるため、セルサイズが小さく
なった。
ぞれ１個の領域で兼用できるため、セルサイズが小さく
なった。
［実施例］
実施例のＤＭＯＳトランジスターの実施例について、第
１図に示すＤＭＯ３Ｉ−ランシスターの断面図を用いて
説明する。カレントミラー回路を構成する２つのＰＭＯ
５Ｉ−ランシスターをそれぞれＰＭＯ５１，ＰＭＯ３２
と呼ぶことにすると、ＰＭＯ５Ｉは、ゲート電極６、高
濃度ドレイン領域１１、低濃度ドレイン領域１２、ドレ
イン電極１、ベース領ｆｔｊ８、ソース領域７、ソース
電極２から構成され、ＰＭＯ５２は、ゲート電極６′高
濃度ドレイン領＠９、低濃度ドレイン領＠１０、ドレイ
ン電極３、及びＰＭＯ５Ｉと共通のベース領域８、ソー
ス領域７、ソース電極２がら構成される。ゲート電極６
とゲート電極６゛は、１つの連続したＰｏ１ｙ Ｓｉ層
でつくられ電気的に接続している６ ドレイン領域１１
．９．及びソース領域７、ベース領域８は前記Ｐｏ１ｙ
Ｓｉ層に形成された開口部を通して拡散形成される。
１図に示すＤＭＯ３Ｉ−ランシスターの断面図を用いて
説明する。カレントミラー回路を構成する２つのＰＭＯ
５Ｉ−ランシスターをそれぞれＰＭＯ５１，ＰＭＯ３２
と呼ぶことにすると、ＰＭＯ５Ｉは、ゲート電極６、高
濃度ドレイン領域１１、低濃度ドレイン領域１２、ドレ
イン電極１、ベース領ｆｔｊ８、ソース領域７、ソース
電極２から構成され、ＰＭＯ５２は、ゲート電極６′高
濃度ドレイン領＠９、低濃度ドレイン領＠１０、ドレイ
ン電極３、及びＰＭＯ５Ｉと共通のベース領域８、ソー
ス領域７、ソース電極２がら構成される。ゲート電極６
とゲート電極６゛は、１つの連続したＰｏ１ｙ Ｓｉ層
でつくられ電気的に接続している６ ドレイン領域１１
．９．及びソース領域７、ベース領域８は前記Ｐｏ１ｙ
Ｓｉ層に形成された開口部を通して拡散形成される。
ＰＭＯ５Ｉ及びＰＭＯ３２は、Ｐ型基板１４、及びＰ型
分離拡散領域１５、Ｐ型分離埋込領域１６で囲まれたＮ
型エピタキシャル領域１３上に形成される。低濃度ドレ
イン領域１０．１２は、ボロンなどのＰ型不純物を１０
１６．１０”ｃｍ−３含む拡散領域であり、ベース領域
８はリンなどのＮ型不純物を１０１？〜ｌ Ｑ”ｃｍ−
”含む拡散領域である。高濃度ドレイン領域９．１１及
びソース領域７は通常同一の拡散工程でつくられ、ポロ
ンなどのＰ型不純物を１０′９〜１０”ｃｍ−”含む拡
散領域である。
分離拡散領域１５、Ｐ型分離埋込領域１６で囲まれたＮ
型エピタキシャル領域１３上に形成される。低濃度ドレ
イン領域１０．１２は、ボロンなどのＰ型不純物を１０
１６．１０”ｃｍ−３含む拡散領域であり、ベース領域
８はリンなどのＮ型不純物を１０１？〜ｌ Ｑ”ｃｍ−
”含む拡散領域である。高濃度ドレイン領域９．１１及
びソース領域７は通常同一の拡散工程でつくられ、ポロ
ンなどのＰ型不純物を１０′９〜１０”ｃｍ−”含む拡
散領域である。
［発明の効果ｊ
本発明のＤＭＯＳトランジスターは、前述したように従
来２個あったソース領域及びベース領域を共通の１個の
領域で形成するため、１個のジス領域及び１個のベース
領域が不要になることベース領域とＮ型エピタキシャル
領域の間隔がなくなること、２個のソース領域を接続す
るＡＪ２配線が不要になることから、カレントミラー回
路のセルサイズを大幅に小さくすることができる。また
、本発明のＤＭＯ５）−ランシスター構造ではベース領
域８とエピタキシャル領＠１３が接続しているが、ベー
ス領域は回路上サブストレートとしてＶｄｄに接続し、
エピタキシャル領域もＤＭＯＳトランシスタート他の素
子を分離するためＶｄｄに接続しているため問題は生じ
ない。本発明の効果がカレントミラー回路にかぎらず、
ソースとサブストレートが共通の複数個のＤＭＯ５を含
むすべての回路に適用できることは明らかである。また
、本発明の実施例ではＰＭＯ３について説明したがＮＭ
Ｏ５の場合でも、ＰとＮをとりかえれば本発明が適用で
きることは言うまでもない。
来２個あったソース領域及びベース領域を共通の１個の
領域で形成するため、１個のジス領域及び１個のベース
領域が不要になることベース領域とＮ型エピタキシャル
領域の間隔がなくなること、２個のソース領域を接続す
るＡＪ２配線が不要になることから、カレントミラー回
路のセルサイズを大幅に小さくすることができる。また
、本発明のＤＭＯ５）−ランシスター構造ではベース領
域８とエピタキシャル領＠１３が接続しているが、ベー
ス領域は回路上サブストレートとしてＶｄｄに接続し、
エピタキシャル領域もＤＭＯＳトランシスタート他の素
子を分離するためＶｄｄに接続しているため問題は生じ
ない。本発明の効果がカレントミラー回路にかぎらず、
ソースとサブストレートが共通の複数個のＤＭＯ５を含
むすべての回路に適用できることは明らかである。また
、本発明の実施例ではＰＭＯ３について説明したがＮＭ
Ｏ５の場合でも、ＰとＮをとりかえれば本発明が適用で
きることは言うまでもない。
第１図は本発明のＤＭＯＳトランジスターの断面図、第
２図は従来のＤＭＯ５Ｉ−ランジスクーの断面図、第３
図は差動増幅回路の回路図である。 ｌ、３・ ・・・・ ・・・・・ドレイン電極２・・・
・・・・・・・・・ソース電極４．５・・・・・・・・
・・酸化膜 ６．６′ ・・・・・・・・・ゲート電極７．１７．２
１・・・・・・ソース領域８．１８．２２・・・・・・
ベース領域９．１１．１９．２３・・・高濃度ドレイン
領域 １０．１２．２０．２４・・・低濃度ドレイン領域 １３・・・・・・・・・・・・エピタキシャル領域 １４・・・・・・・・・・・・基板 １５・・・・・・・・・・・・分離拡散領域１６・・・
・・・・・・・・・分離埋込領域２５・ ・ ・ ・
・ ・ ・ ・ ・ ・ ・ ・Ｖｄｄ端子２６・・・
・・・・・・・・・カレントミラー２７・・・・・・・
・・・・・出力端子２８・・・・・・・・・・・・入力
端子１２９・・・・・・・・・・・・入力端子２３０・
・・・・・・・・・・・定電流回路出願人 セイコー電
子工業株式会社
２図は従来のＤＭＯ５Ｉ−ランジスクーの断面図、第３
図は差動増幅回路の回路図である。 ｌ、３・ ・・・・ ・・・・・ドレイン電極２・・・
・・・・・・・・・ソース電極４．５・・・・・・・・
・・酸化膜 ６．６′ ・・・・・・・・・ゲート電極７．１７．２
１・・・・・・ソース領域８．１８．２２・・・・・・
ベース領域９．１１．１９．２３・・・高濃度ドレイン
領域 １０．１２．２０．２４・・・低濃度ドレイン領域 １３・・・・・・・・・・・・エピタキシャル領域 １４・・・・・・・・・・・・基板 １５・・・・・・・・・・・・分離拡散領域１６・・・
・・・・・・・・・分離埋込領域２５・ ・ ・ ・
・ ・ ・ ・ ・ ・ ・ ・Ｖｄｄ端子２６・・・
・・・・・・・・・カレントミラー２７・・・・・・・
・・・・・出力端子２８・・・・・・・・・・・・入力
端子１２９・・・・・・・・・・・・入力端子２３０・
・・・・・・・・・・・定電流回路出願人 セイコー電
子工業株式会社
Claims (1)
- 一導電型の半導体領域上に一導電型のベース領域を配
し、前記ベース領域上に逆導電型のソース領域を配し、
前記ベース領域に隣接して複数個の互いに接しない逆導
電型のドレイン領域を配することを特徴とするＤＭＯＳ
トランジスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15947090A JPH0449672A (ja) | 1990-06-18 | 1990-06-18 | Ｄｍｏｓトランジスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15947090A JPH0449672A (ja) | 1990-06-18 | 1990-06-18 | Ｄｍｏｓトランジスター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449672A true JPH0449672A (ja) | 1992-02-19 |
Family
ID=15694477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15947090A Pending JPH0449672A (ja) | 1990-06-18 | 1990-06-18 | Ｄｍｏｓトランジスター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758228A (ja) * | 1993-07-22 | 1995-03-03 | Philips Electron Nv | 集積化デバイス |
| JP2004273793A (ja) * | 2003-03-10 | 2004-09-30 | Mitsubishi Electric Corp | 半導体装置 |
| US7598541B2 (en) | 2004-02-26 | 2009-10-06 | Fujitsu Microelectronics Limited | Semiconductor device comprising transistor pair isolated by trench isolation |
-
1990
- 1990-06-18 JP JP15947090A patent/JPH0449672A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758228A (ja) * | 1993-07-22 | 1995-03-03 | Philips Electron Nv | 集積化デバイス |
| JP2004273793A (ja) * | 2003-03-10 | 2004-09-30 | Mitsubishi Electric Corp | 半導体装置 |
| US7598541B2 (en) | 2004-02-26 | 2009-10-06 | Fujitsu Microelectronics Limited | Semiconductor device comprising transistor pair isolated by trench isolation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB959667A (en) | Improvements in or relating to methods of manufacturing unitary solid state electronic circuit complexes and to said complexes | |
| US5296409A (en) | Method of making n-channel and p-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process | |
| JPS6153861B2 (ja) | ||
| CN101599490B (zh) | 双极性装置 | |
| US5045912A (en) | Bi-CMOS integrated circuit device having a high speed lateral bipolar transistor | |
| GB1050805A (ja) | ||
| JPH0449672A (ja) | Ｄｍｏｓトランジスター | |
| JPH0555493A (ja) | 半導体集積回路装置 | |
| JP3128808B2 (ja) | 半導体装置 | |
| JPS6032354A (ja) | 半導体集積回路 | |
| JPS63175463A (ja) | バイｍｏｓ集積回路の製造方法 | |
| JPH05211331A (ja) | Ｍｉｓ型ｆｅｔ装置およびその製造方法 | |
| JP3522462B2 (ja) | バイポーラトランジスタｅｃｌ装置及びその製造方法 | |
| JP2990439B2 (ja) | Ｄｍｏｓトランジスター | |
| JPS61156830A (ja) | 半導体装置およびその製造方法 | |
| JPS6222464B2 (ja) | ||
| JPH08340108A (ja) | Ｍｏｓ電界効果トランジスタとその製造方法 | |
| JP2968640B2 (ja) | 半導体装置 | |
| JPH07193086A (ja) | 接合形電界効果半導体装置及びその製造方法 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 | |
| JPS6262062B2 (ja) | ||
| GB1318979A (en) | Semiconductor components | |
| JPH0245977A (ja) | デュアル・ゲート型絶録ゲート電界効果トランジスタ | |
| JPS60180172A (ja) | 集積回路 | |
| JPS6337642A (ja) | 半導体集積回路装置 |