JPH04500572A - Ｂｃｄコードまたはデユアルコードでコード化された被演算数の加算または減算のための回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＢＣＤニードまたはデュアルコードてコード化された被演算数の加算または滅法 のための回路装置本発明は、デュアル加′Ｘ器を使用して、ＢＣＤコードまたは デュアルコードでコード化された被演Ｘ数の加算または滅真のための回路装置に 関する。

従来、デュアルコードまたはＢＣＤコードでコード化された被演算数の加算また は減算のために種々の回路装置がｙＬ本されている。その際にデュアルコードで の被演Ｘ数の加算または減算の際には“１の補数”または２の補数“の発生のた めの回路が必要でありだ、それに対してＢＣＤ被！ｊｉ′Ｘ数の際には“９の補 数”の発生のための回路がａ・要であった。

デュアル加ｘＨは公知である（たとえばテイーツエ及びンエンク著、「半導体回 路技術」第４版、スブリンガー出版、ベルリン・ハイデルベルグ・二ニーコーク 、１９７８年、ｊＩｔ４７５．４７６頁参照）、また、デエアル加′ｌ：、！ｉ を使用してＢ　Ｃ，Ｄ敞を加算または減算することも公知である。しかし、その ためには２つのデエアル加Ｘ器が必要である（上記文献の第４７７頁参照）、Ｉ Ｒ２のデエアル加夏器は、第１のデュアル加Ｘ器の結果を補正するために必要で ある。これは、ディケー１′のなかで桁上げが住するときに必要である。その場 合、６が第１のデコアル加ＸＨの結果に加算されなければならない、しかし、こ のＢＣＤ数は擬似テトラードを含み得る。この場合、さらに擬似テトラ−１゛の 除去のために数６が加算されなけわばならない、第１のデュアル加Ｘｒ器の結果 の補正は第２のチェモル加Ｘ器により行われるやそれによっ７ＢＣＤ数の加ｘＣ ）ための回路装！の全体費用は比較的大きく、また回路は比較的低速で＃Ｊｊ（ ？する。

本発明の課題は、冒頭に記載した種類の回路装置であって、被演算数の４ビ一ノ ド幅のデータを、単一のデュアル加算器によりデュアル加算および減算もＢＣＤ 加夏８よび減算も実行され得るように前処理することである。

この課題は請求項１の特徴により解決される。

デエアル加算器の前に接続されている入力段により、デュアル加夏または派算の 際に必要な場合には被１ｊｉｘ数の１つにおいて数６が加算される。これはＢＣ Ｄ加算が行われ、また両波演算数が正または負であるときに当てはまる。被演算 数の１つのみ力噴であれば、この被演算数は否定される。それに対して入力段は デュアル数を、それが液温夏数力噴であるときにのみ変更されるように処理する 。

この場合、それは否定される。

出力段により、デエアル加夏器から出力された和が場合によっては補正される。

これは、ＢＣＤ加真０際に桁上げが生じていないときに必要である。この場合、 デエアル加夏器の結果から数６が差し引かれなければならない。

相応に構成された入力段および相応に構成された出力段を有するこのように構成 された回路装置は第２のデュアル加算器を必要としない、被演算数の前処理およ びデエアル加真器の結果の補正は単に、乗算器および論理ゲートを使用する回路 により行われ得る。このことは回路の判り昌いレイアウトを可能にし、またこの ような回路装置がセルとしてＣＡＤシステムのなかに使用され得るという利点を 有する。

図面に示されている実施例により本発明をさらに説明する。

第１図は回路装置のブロック回路図、 第２図は入力段の１つの回路図、 第３図は出力段の回路図、 第４図は使用される乗算器回路の実現例の回路図、第５図は使用されるＥＸＯＲ 回路の実現例の回路図である。

第１図には回路装置のブロック回路図が示されている。この回路装置では、被演 算数の論理演算を実行するデュアル加算器ＤＡが使用される。デュアル加算器は 公知であり、ここでこれ以上説明する必要はない。

このようなデュアル加ＸＨにより正のデュアル数ＡおよびＢの加算が実行される とき、被演算数ＡおよびＢは加算前に前処理されなくてよい、それに対して被演 算数ＡおよびＢの１つが負であれば、この被演算数は否定されてデュアル加算器 に供給される。

液温Ｘ数ＡおよびＢがＢＣＤコードでコード化されているときには、状況が異な る。このときには被演算数はデ５．アル加夏器による加算の前に前処理されなけ ればならない、これは入力段ＥＧＩおよびＥＣ２により行われる。入力段ＥＧＩ は被演算数Ａを前処理された被演算数Ｘに変換し、また入力段ＥＧ２は被演算数 Ｂを前処理された被演算数Ｙに変換する。ＢＣＤ加算および減法の際にはデュア ル加算器ＤＡの結果Ｓ、和結果、は多くの場合に補正されなければならなし１． これは、ＢＣＤ論理演算の際の桁上げＣに関係して補正を実行する出力段ＡＧＳ により行われる。この補正はデュアルコードでの被演算数の論理演算の際に＆寡 必要でなく、この場合にはデュアル加算器ＤＡの結果Ｓが影響されずに出力段Ａ ＧＳを遥じて出力端に通過接続される。

先ず入力段ＥＧのｍ能を説明し、続いて出力段ＡＧＳの機能を説明する。

表１ 表１には、単一のデュアル加算器により所望の論理演算を実行し得るようにする ため、どのように被演算数ＡおよびＢを前処理すべきかが示されている。第１の 列には被演算数ＡおよびＢの所望の論理演算が示されており、第２の列にはＢＣ Ｄ論理演夏０際にどのように液温Ｘ数Ｂが前処理されなければならないかが示さ れており、第３の列にはＢＣＤ論理演算の際にどのように被演算数Ａが前処理さ れなければならないかが示されており、第４の列にはデュアル論理演算の際の被 演算数Ｂの影響が示されており、第５の列にはデュアル論理演算の際の被演算数 Ａの影響が示されている。

デュアル論理演算の際には正の被演算数ＡおよびＢにおいてはこれらが影響され ないこと、またそれに対して液温Ｘ数の１つが負であれば、この被演算数が否定 されることがわかる。

ＢＣＤ論理演夏０際にはＢＣＤ加算の際に両波演算数の１つに数６が加算される 。これは表１の場合には被演算数Ｂである。それに対して他方の被演算数Ａは影 響されない。

ＢＣＤＫ真の際には２つの場合が区別されなければならない、第１の場合には両 液温）［数Ａ、Ｂは負である。その場合、被演算数の１つ、たとえば液温Ｘ数Ａ は否定され、他の被１ｊｉ）Ｅ数、たとえば被演算数Ｂに数６が加算され、また この和が次いで否定される。被演算数の１つのみがマイナス符号を有する場合に は、この被演算数は否定され、それに対して他方の液温Ｘ数は影響されない、こ うして実施例では被演算数Ｂが主として影響され、これは入力段ＥＧ２により行 われる。もちろん他方の被演算数Ａも相応に影響され得よう。

ＢＣＤ論理演真０際にこのように前処理された被演算数がデエアル加）［ｊｉＤ Ａによりデュアルに論理演算されていれば、多くの場合にデエアル加ＸＨＤＡか ら出力された和Ｓが補正されなければならない、これは出力段ＡＧＳにより行わ れる。（Ｉｓの補正は、和Ｓが１０よりも小さいときに行われなければならない 、これは和Ｓの最上位ビット位置の桁上げにより指示され、これはそのとき論理 Ｏである。Ｖｊ正は和Ｓから数６が差し引かれることにより行われる。これは出 力段ＡＧＳのなかで行われる。それに対して和Ｓが１０よりも大きくまたはそれ に等しいとき、またはデュアル論理演算が行われるときには、デュアル加算器Ｄ Ａの結果は変更されなくてよく、また出力段ＡＧＳの出力端に影響されずに結果 Ｒとして出力される。

実施例でＩよ変更されｆ−被演算数Ｘへの被演算数Ａの前処理は、被演算数Ａが マイナス符号を有ズ゛るときに１つの否定のみが行われるので、困財でないが、 入力段ＥＧ２の実現はより複雑である。ここで１！種りの場合が区別されなけれ ばならない０種々の場合は表１および下記の表２から生ずる。

表２ Ｆｌ、　Ｆ２　ｙＯｙｌ　ｙ２　ｙ３ １、　ＯｂＯｂｌ　ｂ２　ｂ３ １　１　ｂｏ　ｂｌ　ｂ２　ｂ子 種々の場合は入力段ＥＣ２に供給されるＩ！能（ｇ号Ｆ１およびＦ２により区別 される。ｅａ能信号Ｆ１は数６が加算されるべきか否かを示し、ｉ能偉号Ｆ２は 被演算数が否定されるべきか否かを示す、こうして！！１の第２の列の４つの場 合が区別される０表２には、どのように前処理された被演算数Ｙの個々のビット 位置が被＄夏数Ｂのビット位置の論理演算により生ずるかが示されている１機能 体号Ｆ１が論理０であれば、数６が被演算数Ｂに加算されなければならない、追 加的に８！能信号Ｆ２が論理０であれば、結果は反転されなくてよく、さもなけ れば反転が必要である。これらの２つの場合は表２の最初の２つの行に示されて いる。機能信号Ｆ１が論理ｌであれば、被演算数Ｂへの数６の加算は必要でない 、いまは単に機能信号Ｆ２に関係して被演算数Ｂが否定されたり否定されなかっ たりする。

前処理された被演算数Ｙに対する相応の結果は表２の行３および４に示されてい る。

この機能を実現する回路が第２図に示されている。第２図かられかるように、こ の回路は専らマルチプレクサ！１．４　Ｌ、ｌ　Ｘおよび論理要素、たとえばイ ンバータＩＮおよびυ［他的オア回路ＥＸから成っている０表２のＩｉ能を実行 する相応に籠厳に構成された入力段ＥＧ２を開発するため、慴々の場合に対する 機箭弐が作成されｔＪければならない１表３に前処理された被演算数Ｙの個々の ビットに対して機能式が示されている。それらは機能信号Ｆ１．．Ｆ２を使用し て形成される。

表３ ７３−　（（ｂｌ　＋ｂ２）Ｆｌ）　（Ｆ２ｂ３　＋Ｆ２　・ｂ３）　＋　（（ ｂｌ＋ｂ２）ＰＩ）　（Ｆ２ｂ３　＋Ｐ２ｂ３）入力段ＥＧ２はそれぞれ参照符 号ＡＭＵＸを付されている少なくとも１つのマルチプレクサを有する部分回路Ｔ Ｓから成っている。この出力マルチプレクサＡＭＵＸの一方のデータ入力端にそ れぞれ被演算数Ｂの対応付けられてい□るビットが接続される。たとえば出力マ ルチプレクサＡＭＵＸＯには被演算数ビットｂＯが、出力マルチプレクサＡＭＵ Ｘ　１には被演算数ビン）ｂｌが接続される（以下同欅）、出力マルチプレクサ ＡＭＵＸの他方のデータ入力端には被演算数Ｂの対応付けられているビットが反 転されて供給される。影響されない形態または反転された形態での対応付けられ ているビットの通過接続はマルチプレクサＡＭＵＸの入力端ＳＨにおける制御信 号により行われる。

出力マルチプレクサＡＭＵＸの一方のデータ入力端が通過接続されるか他方のデ ータ入力端が通過接続されるかは表３の機能式かられかる０表３の行ｌを実行す る第１の部分回路ＴＳＯでは、被演Ｘ数Ｂの対応付けられているピッ）ｂＯが変 更されずに通過接続される。ｂＯが通過接続されるべきかｂＯが通過接続される べきかの区別は専ら機能信号Ｆ２により決定される。それに応じて第１の部分回 路ＴＳＯの出力マルチプレクサＡＭＵＸＯには機能信号Ｆ２のみが制御入力端Ｓ Ｈに供給される。

ビｙトｂｌからピントｙ１を発生するためには第２の部分回路ＴＳＩが使用され る。ここでは出力マルチプレクサＡＭＵＸ　＋を駆動するために両機能信号Ｆ１ およびＦ２が必要である。出力マルチプレクサＡＭＵＸ１に対する制御信号は表 ３の行２による機能信号Ｆ１およびＦ２の排他的オア演算により発生される。こ うして部分回路ＴＳＩは出力マルチプレクサＡＭＵＸ＋とならんで排他的オア回 路ＥＸＩと、主としてマルチプレクサおよび排他的オア回路の構成により条件付 けられているインバータＩＮとを含んでいる。

ビットＢ２からビットｙ２を発生するための部分回路ＴＳ２はより高価である。

ここでは制御信号に関係して被演算数Ｂのピッ）Ｂ２が出力マルチプレクサＡ、 ＭＬＩＸ２の一方の入力端Ｄ１もしくはその他方の入力端Ｄ２に反転されない形 態または反転された形態で与えられなければならない、そのために別のマルチプ レクサＭυＸＩおよびＭＵχ２が使用される。出力マルチプレクサＡＭＵＸ２に 対する制御信号の発生は機能信号Ｆｌと被演算数Ｂのピッ）ｂｌとを使用して行 われる。マルチプレクサＭＵＸ１およびＭＵＸ２に対する制御信号は機能信号Ｆ ２から得られる。出力マルチプレクサＡＭＵＸ２のデータ入力端への信号ｂ２の 接続およびマルチプレクサに対する制御信号の発生は表３Φｙ２に対する機能式 に一層詳しく示されている。こうして部分回路ＴＳ２は出力マルチプレクサＡＭ ＵＸ２とならんで２つの別のマルチプレクサＭＵＸ１およびＭＬＩＸ２、インバ ータおよびノア要素Ｎ０ＲＯを有する。

ビットｙ３を発生するための部分回路ＴＳ３は同じく比較的高価である。再び出 力マルチプレクサＡＭＵＸ３のデータ入力端にピントｂ３が反転されない形態ま たは反転された形態で接続される。対応付けはマルチプレクサＭＵＸ３およびＭ ＵＸ４を介して行われる。マルチプレクサＭＵＸ３およびＭＵＸ４の制御入力端 はやはり機能信号Ｆ２により駆動される。出力マルチプレクサＡＭＵＸ３の制御 入力端には、機能信号Ｆ１、ビットｂ１およびｂ２から得られる論理演算信号が 与えられている。論理演算は表３のＦ３に対する機能式に示されている。こうし て部分回路ＴＳ３は同じくいくつかのインバータＩＮと、機能信号Ｆ１と被演算 数Ｂのビットｂｌおよびｂ２とを論理演算する論理演算回路ＶＫとを有する３つ のマルチプレクサから成っている。この論理演算回路は参照符号ＶＫを付されて おり、また被演算数ビン）ｂｌおよびｂ２のオア演算を実行し、また続いてオア 演算の結果と反転された＊ｎ信号Ｆ】とのアンド演算を実行する。このような論 理演夏回ｉＶＫの構成は知られており、たとえば簡単に論理回路により実現され 得る。

こうして入力段ＥＧ２は機能信号Ｆ１およびＦ２に関係して、表１の種々の列に 示されている場合が実現されるように被演算数Ｂの前処理を実行する。こうして 入力回路ＥＣ２の出力端に前処理された被演算数Ｙが生じ、この液温）Ｅ数Ｙは 続いてデュアル加Ｘ器ＤＡのなかで前処理された被演算数Ｘと論理演算される。

その際にデュアル加算器に対しては、ＢＣＤ論理演算が実行されるべきかデュア ル論理演算が実行されるべきかはどちらでも構わない、これらの場合を等しく取 り扱う。

既に述べたように、デュアル加算ｉＤＡの論理演算結果は多くのＢＣＤ論理演夏 ０際に補正されなければならない、ａ・要な条件は既に示されている。相応の機 能表はｊ！！４表に示されている。

表４ Ｆ３　Ｃｒｏ　ｒｌ　Ｆ２　Ｆ３ ０　１　ｓＯｓ２　ｓ２　ｓ３ １　０　ｓＯｓ２　ｓ２　５３ １１ｓｏｓ２ｓ２　ｓ３ 桁上げ信号Ｃおよび機能信号Ｆ３に関係して種々の場合が区別され得る。その際 に機能信号Ｆ３は、ＢＣＤ論理演算が行われるか否かを示す、Ｆ３が論理Ｏであ れば、ＢＣＤ論理演真０行われる。和Ｓの最上位のビット位置からの桁上げ信号 Ｃによりいま、ＢＣＤ論理演真０行に結果が補正されなければならないか否かが 決定される０桁上げ信号Ｃが論理０であれば、結果Ｓは、結果から数６が差し引 かれるように補正されなければならない、それによって和結果Ｓの個々の位置を 有する表４の行１に示されている機能式が生ずる０ｗＡ正の結果はＲで示されて いる。すべての他の場合に対してデエアル加）Ｅｌの結果Ｓは補正されなくてよ い。

すなわち、出力段ＡＧＳの出力端における結果Ｒは和結果Ｓに一致する。すなわ ち、補正されなければならないのは表４により機能信号Ｆ３および桁上げＣが共 に論理０であるときのみであり、さもなければ補正は行われない。

補正を実行し得る回Ｊ１ｇ装置は第３図に示されている。この回路装置はデュア ル加算器ＤＡからの和結果の種々のビットＳＯないしＳ３に対してそれぞれ１つ の論理演算回路ＶＳををする。和ビットｓｌないし＄３に対する論理演算回路■ Ｓはその際にそれぞれ１つの排他的オア回路ＥＸＩないしＥＸ３を含んでいる。

、排他的オア回路ＥＸ３ないしＥＸ３の一方の入力端Ｄ４にはそれぞれ対応付け られている和ビットｓｌないしｓ３が供給され、他方の入力端Ｄ３には機能ビッ トＦ３、桁上げ信号Ｃおよび場合によってはピッ）ｓｌまたはＳ２からの論理演 算結果が供給される。

個々の論理演算回路ｖＳにより実行される対応付けられている機能式は表５に示 されている。

表５ 和結果の第１の、最下位のビットＳＯは影響されず、また既に補正された結果　 ・ｒＯを生ずる。この論理演算回路ｖＳＯに対しては単に１つの導線が必要であ る。

第２の論理演算回路、すなわち論理演算回路ＶＳＩは排他的オア回路ＥＸＩと、 機能信号Ｆ３および桁上げ信号Ｃを論理演算するノア要素Ｎ０Ｒ１とから成りで いる。論理演算の仕方は表５の行２に示されている。

論理演算回路ＶＳ２は排他的オア回路ＥＸ２とならんで、機能信号Ｆ３、桁上げ 信号Ｃおよび反転された和ビットＳｌのノア論理演算を実行するノア要素Ｎ０Ｒ ２を含んでいる６個々の信号の正しい形態はインバータにより得られる。

和ビットｓ３からの信号ｒ３の発生は、排他的オア回路ＥＸ３とならんで別のノ ア要素ＮＯＲ３およびＮ０Ｒ４を有する論理演７ｔｙＩｌｌｒ　Ｖ　Ｓ　３によ り行われる。

ノア要素Ｎ０Ｒ４によりビットＳ１およびＳ２が互いに論理演算され、ノア要素 ＮＯＲ３によりノア要素Ｎ０Ｒ４の論理演算の結果が機能信号Ｆ３と論理演算さ れる。この信号の正しい価は、やはりインバータ＋Ｎを介して発生される。論理 演算の仕方は表５の行４に示されている。

図示されているように出力段ＡＧＳは、それぞれ排他的オア回路ＥＸ、ノア要素 ＮＯＲおよびインバータＩＮを有する論理演算回路ＶＳＩないしＶＳ３を含んで いる。

第２図による入力段ＥＣ２および第３図による出力段ＡＧＳは規則的な構造を有 し、また少数の種々のセル、たとえばマルチプレクサＭＵＸ、排他的オア回路Ｅ Ｘ、ナンドおよびノア要素およびインバータからなっている。このように構成さ れた回路は容易にＣＡＤシステムのなかで使用され得る。

さらに、以上に説明した回路は、第４図中のマルチプレクサおよび第５図中の排 他的オア回路に対して示されているように、Ｃ−ＭＯ３技術で構成され得る。

その結果、これらの回路に対して必要とされるトランジスタは少数ですみ、また 回路が面積を節減して実現され得る。全体として種々の演算モードに対して非常 に少数の回路要素しか必要としないことにより、伝播時間が非常に短（保たれ得 る。

ＩＧ　Ｉ ＩＧ　３ ＩＧ　４ ＩＧ　５ 国際調査報告 国際調査報告

Claims (11)

【特許請求の範囲】
1. １．デュアル加算器を使用して、ＢＣＤコードまたはデュアルコードでコードか された被演算数を加算または減算するための回路装置において、ａ）一方の被演 算数（Ｂ）に対するデュアル加算器（ＤＡ）の一方の入力端の前に第１の入力段 （ＥＧ２）が接続されており、第１の入力段（ＥＧ２）が、−ＢＣＤ被演算数の 論理演算の際に正の被演算数の際には一方の被演算数（Ｂ）に数６を加算し、 −負の被演算数の際には一方の被演算数（Ｂ）に数６を加算し、かつ結果を否定 し、 −両被演算数の相い異なる符号および一方の被算数（Ｂ）の正の符号の際にはこ れらの被演算数を変更せず、 −両被演算数の相い異なる符号の際に一方の被演算数（Ｂ）の負の符号の際には これを否定し、 −デュアルコードでの論理演算の際に負の一方の被演算数（Ｂ）の際にはこれを 否定し、さもなければ変更せず、 ｂ）デュアル加算器（ＤＡ）の第２の入力端の前に第２の入力段（ＥＧＩ）が接 続されており、第２の入力段（ＥＧＩ）が負の他方の被演算数（Ａ）の際にはこ れを否定し、さもなければ変更せず、 ｃ）デュアル加算器（ＤＡ）の出力端に出力段（ＡＧＳ）が接続されており、該 出力段（ＡＧＳ）が被演算数（Ａ、Ｂ）のＢＣＤ論理演算および和結果（Ｓ）の 最上位ビット位置からの桁上げ（Ｃ）の不存在の際には補正された和（Ｒ）を発 生するため、数６を差し引き、さもなければわ結果（Ｓ）影響しないことを特徴 とする回路装置。
2. ２．第１の入力段（ＥＧ２）が２つの機能信号（Ｆ１，Ｆ２）に対する２つの機 能入力端を有し、第１機能信号（Ｆ１）が一方の被演算（Ｂ）に数６が加算され るか否かを決定し、また第２の機能信号（Ｆ２）が一方の被演算数（Ｂ）が否定 されるか否かを決定することを特徴とする請求項１記載の回路装置。
3. ３．第１の入力段（ＥＧ２）が一方の被演算数（Ｂ）のビットあたり、１つの制 御入力端（ＳＥ）および２つのデータ入力端（Ｄ１，Ｄ２）、一方は一方の被演 算数（Ｂ）の対応付けられているビットに対するもの、他方は否定された形態で のこのビットに対するもの、を有する出力マルチプレクサ（ＡＭＵＸ）を有する 部分回路（ＴＳ）が設けられており、 −一方の被演算数（Ｂ）の最下位ビット（ｂ０）に対する第１の部分回路（ＴＳ ０）の出力マルチプレクサ（ＡＭＵＸＯ）はこのビット（ｂＯ）を、第２の機能 信号（Ｆ２）が一方の値（１）を有するときには、出力端に通過接続し、さもな ければ、このビットを反転された形態で出力端に通過接続し、−一方の被演算数 （Ｂ）のすぐ次の上位のビット（ｂ１）に対する第２の部分回路（ＴＳ１）の出 力マルチプレクサ（ＡＭＵＸ１）はこのビット（ｂ１）を、第１および第２の機 能信号の排他的オア演算が一方の２進値（１）をとるときには、出力端に通過接 続し、さもなければ、このビットを否定された形態で出力端に通過接続し、 −一方の被演算数（Ｂ）のすぐ次の上位のビット（ｂ２）に対する第３の部分回 路（ＴＳ２）の出力マルチプレクサ（ＡＭＵＸ２）はこのビット（ｂ２）を、第 ２の機能信号（Ｆ２）が存在しかつ第１の機能信号（Ｆ１）および一方の被演算 数のすぐつぎの下位ビット（ｂ１）のノア論理演算が一方の２進値をとり、また は第２の機能信号（Ｆ２）が他方の２進値をとりかつ第１の機能信号および一方 の被演算数のすぐ次の下位のビット（ｂ１）のオア論理演算が一方の２進値（１ ）をとるときには、出力端に通過接続し、さもなければ、このビットを否定され た形態で出力端に通過接続し、 −一方の被演算数（Ｂ）の最上位のピット（ｂ３）に対する第４の部分回路（Ｔ Ｓ３）の出力マルチプレクサ（ＡＭＵＸ３）はこのビット（ｂ３）を、第２の機 能信号が一方の２進値（１）をとりかつ反転された形態での第１の機能信号（Ｆ １）と一方の被演算数（Ｂ）の２つのすぐ次の下位のビット（ｂ１、ｂ２）のオ ア論理演算とのアンド論理演算が一方の２進値をとるとき、または反転された形 態での第２の機能信号と反転された第１の機能信号（Ｆ１）および一方の被演算 数（Ｂ）の両下位ビット（ｂ１、ｂ２）とのオア該理該算との反転されたアンド 論理演算が一方の２進値（１）をとるときには、出力端に通過接続し、さもなけ れば、このビット（Ｂ３）を否定された形態で出力端に通過接続することを特徴 とする請求項２記載の回路装置。
4. ４．第１の部分回路（ＴＳ０）の出力マルチプレクサ（ＡＭＵＸ０）はその制御 入力端（ＳＥ）に第２の機能信号を反転された形態で与えられており、またその 一方のデータ入力端（Ｄ１）に一方の被演算数の最下位のビット（ｂ０）を反転 された形態で、またその他方のデータ入力端（Ｄ２）にこのビットを反転されず に与えられていることを特徴とする請求項３記載の回路装置。
5. ５．第２の部分回路（ＴＳ１）の出力マルチプレクサ（ＡＭＵＸ１）はその一方 のデータ入力端（Ｄ１）に一方の被演算数の対応付けられているビット（ｂ１） を反転された形態で、またその第２のデータ入力端（Ｄ２）にこのビットを反転 されずに与えられており、またその制御入力端（ＳＥ）に、反転された第２の機 能信号および反転された第１の機能信号を互いに論理演算する第１の排他的オア 回路（ＥＸ０）の出力信号が与えられていることを特徴とする請求項３記載の回 路装置。
6. ６．第３の部分回路（ＴＳ３）が出力マルチプレクサ（ＡＭＵＸ２）、第１のマ ルチプレクサ（ＭＵＸ１）および第２のマルチプレクサ（ＭＵＸ２）およびノア 要素（ＮＯＲ０）から成っており、第１および第２のマルチプレクサ（ＭＵＸ１ 、ＭＵＸ２）の制御入力端（ＳＥ）が反転された第２の機能信号（Ｆ２）により 制御され、第１のマルチプレクサの第１のデータ入力端および第２のマルチプレ クサの第２のデータ入力端に一方の被演算数の対応付けられているビット（ｂ２ ）が反転された形態で、また第１のマルチプレクサおよび第２のマルチプレクサ のそれぞれ他方のデータ入力端にこのビットが反転されずに与えられており、出 力マルチプレクサ（ＡＭＵＸ２）の一方のデータ入力端に第１のマルチプレクサ （ＭＵＸｌ）の出力端が、また出力マルチプレクサの他方のデータ入力端に第２ のマルチプレクサ（ＭＵＸ２）の出力端が接続されており、また出力マルチプレ クサの制御入力端に、第１の機能信号（Ｆ１）および一方の被演算数の下位のビ ット（ｂＩ）のノア論理演算により形成され信号が与えられていることを特徴と する請求項３記載の回路装置。
7. ７．第４の部分回路（ＴＳ３）が出力マルチプレクサ（ＡＭＵＸ３）、第３およ び第４のマルチプレクサ（ＭＵＸ３、ＭＵＸ４）および論理演算回路（ＶＫ）か ら成っており、第３および第４のマルチプレクサ（ＭＵＸ３、ＭＵＸ４）の制御 入力端に反転された第２の機能信号（Ｆ２）が与えられており、第３のマルチプ レクサの一方のデータ入力端および第４のマルチプレクサの他方のデータ入力端 に一方の被演算数（Ｂ）の対応付けられているビット（ｂ３）が与えられており 、第３のマルチプレクサの他方のデータ入力端および第４のマルチプレクサの一 方のデータ入力端にこのビットが反転されて与えられており、出力マルチプレク サ（ＡＭＵＸ３）の一方のデータ入力端が第３のマルチプレクサの出力端と、ま た他方のデータ入力端が第４のマルチプレクサの出力端と接続されており・また 出力マルチプレクサの制御入力端に、反転された第１の機能信号（Ｆ１）と一方 の被演算数（Ｂ）の２つのすぐ次の下位のビット（ｂ１、ｂ２）の間のオア論理 演算との反転されたアンド論演算により論理演算回路（ＶＫ）により形成されて いる信号が与えられていることを特徴とする請求項３記載の回路装置。
8. ８．出力段（ＡＧＳ）に、 ａ）和結果（Ｓ）の最下位のビット（ｓ０）を補正された和の最下位のビット（ ｒ０）として出力端に通過接続する導線（ＶＳ０）が設けられており、ｂ）和結 果（Ｓ）のすぐ次の上位のビット（ｓ１）に対して、ＢＣＤ論理演算が行われて おりかつ和結果の最上位のビット位置に桁上げ信号（Ｃ）が存在しないときに、 対応付けられているビット（ｓ１）を反転して補正ビット（ｒ１）として出力端 に通過接線し、さもなければ反転されない形態で通過接続する第１の論理演算回 路（ＶＳ１）が設けられており、ｃ）すぐ次の上位のビット（ｓ２）に対して、 ＢＣＤ論理演算が行われておりかつ桁上げ信号（Ｃ）が存在しないときに、この ビット（ｓ２）およびすぐ次の下位のビット（ε１）の排他的オア論理演算を、 補正された和（Ｒ）の対応付けられているビット（ｒ２）として通過接続し、さ もなければこのビットに影響しない第２の論理演算回路（ＶＳ２）が設けられて おり、ｄ）和結果の最上位のビット（ｓ３）に対して、ＢＣＤ論理演算が行われ ておりかつ桁上げ信号（Ｃ）が存在しないときに、このビットと和結果の反転さ れた２つのすぐ次の下位のビット（ｓ２、ｓ１）のオア論理演算との排他的オア 論理演算を、補正された和の対応付けられているビット（ｒ３）として通過接続 し、さもなければこのビットに影響しない第３の論理演算回路（ＶＳ３）が設け られている ことを特徴とする請求項１記載の回路装置。 ８．論理演算回路（ＶＳ１、ＶＳ２、ＶＳ３）がそれぞれ１つの排他的オア回路 （ＥＸ１、ＥＸ２、ＥＸ３）を含んでおり、これらの排他的オア回路においてそ れぞれ一方の入力端に和結果（Ｓ）の対応付けられているビット（ｓ１、ｓ２、 ｓ３）が、また他方の入力端に第３の機能信号（Ｆ３）、桁上げ信号（Ｃ）およ び場合によっては和結果の下位のビットの論理演算結果が与えられていることを 特徴とする請求項７記載の回路装置。
9. ９．第２の論理演算回路（ＶＳ１）が排性的オア回路（ＥＸ１）およびノア要素 （ＮＯＲ１）カら成っており、ノア要素（ＮＯＲ１）が排他的オア回路（ＥＸ１ ）の一方の入力端と接続されており、また第３の機能信号（Ｆ３）および桁上げ 信号（ｃ）を互いに論理演算することを特徴とする請求項８記載の回路装置。
10. １０．第２の論理演算回路（ＶＳ２）が排他的オア回路（ＥＸ２）およびノア要 素（ＮＯＲ２）から成っており、排他的オア回路（ＥＸ２）の一方の入力端に和 信号の対応付けられているビット（ｓ２）が、また他方の入力端にノア要素（Ｎ ＯＲ２）の出力端が接続されており、またノア要素（ＮＯＲ２）が第３の機能信 号（Ｆ３）、桁上げ信号（Ｃ）および面結果のすぐ次の下位のビット（ｓ１）を 反転された形態で互いに論理演算することを特徴とする請求項８記載の回路装置 。
11. １１．第３の論理演算回路（ＶＳ３）が排他的オア回路（ＥＸ３）および２つの ノア要素（ＮＯＲ３、ＮＯＲ４）から成っており、排他的オア回路の一方の入力 端に和信号の対応付けられているビット（ｓ３）が、また他方の入力端に第３の ノア要素（ＮＯＲ３）の出力端が接続されており、第４のノア要素（ＮＯＲ４） が和結果の反転された２つの下位のビット（ｓ１、ｓ２）を互いに論理演算し、 また第３のノア要素（ＮＯＲ３）が第４のノア要素（ＮＯＲ４）の出力信号と第 ３の機能信号（Ｆ３）および桁上げ信号（Ｃ）のノア論理演算結果とを反転され た形態で互いに論理演算することを特徴とする請求項８記載の回路装置。