JPH09185493A - 加算器用集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 加算器セルへの入力を反転するせず、加算器
がそれぞれのセルに対して非反転の和の出力を生成する
高速ｎビット加算器を実現する。 【解決手段】 本発明の集積回路は、縦続接続された１
ビット加算器セルの直列構造である加算器を備える。そ
れらの加算器の回路は全部が同一ではない。加算器に
は、偶数加算器セルと奇数加算器セルとがある。偶数加
算器セルは、非反転入力としてすべての入力を受け取
り、非反転のサム・ビット出力とキャリー・アウト・ビ
ットの反転信号を出力として供給する。奇数加算器セル
は、キャリー・イン・ビットの反転信号を入力として受
け取るが、その他のすべての入力は、非反転信号であ
る。そして、非反転のサム・ビットと、非反転のキャリ
ー・アウト・ビットとを出力として供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速加算器に関
し、特に、隣接する加算器セルが同一でなく、反転した
キャリー入力について動作するようなキャリー・リップ
ル加算器に関する。

【０００２】

【従来の技術】デジタル信号プロセッサのようなマイク
ロプロセッサは、それぞれが数ビットを有する２つの２
進数の加算を行う。今日、入手できるマイクロプロセッ
サは、４ビットから６４ビットの２進数について動作す
るものである。そして、この２進数のビット数は、増加
する傾向にある。したがって、将来のマイクロプロセッ
サは、より多くのビットを有する２進数について動作す
ることが求められている。

【０００３】２つの数の加算を実行する際には、それら
のうちの被加数（ａｕｇｅｎｄ）である一方の数が第１
のレジスタに格納される。また、加数（ａｄｄｅｎｄ）
である他方の数は、第２のレジスタに格納される。加算
プロセスは、複数セル加算器の第１のセルの被加数と加
数の最下位のビットを加算することにより、開始する。
そして、サム・ビット（ｓｕｍ ｂｉｔ）とキャリー・
ビットとが生成される。キャリー・ビットは、次のセル
において、被加数ビットと加数ビットとの和に加算され
る。このプロセスは、加算を完了するために必要な数の
セルを通じて続けられる。

【０００４】それぞれセルでは３つのビット、すなわ
ち、被加数ビットと加数ビットと前のセル（もし、存在
すれば）からのキャリー・ビットの加算が行われる。前
のセルからのキャリー・ビットは、キャリー・イン・ビ
ット（ｃａｒｒｙ ｉｎ ｂｉｔ）と呼ばれる。これら
３つのビットの加算の結果は、出力として２つのビット
を生ずる。これらの２つのビットはサム・ビットとキャ
リー・ビットであり、このキャリー・ビットは前述した
キャリー・イン・ビットと区別するために、キャリー・
アウト・ビットと呼ばれることもある。このキャリー・
アウト・ビットは、次のセルにキャリー・イン・ビット
として供給されるか、または、キャリー・ルック・アヘ
ッド（ｃａｒｒｙ ｌｏｏｋ−ａｈｅａｄ）若しくはキ
ャリー・スキップ・アヘッド（ｃａｒｒｙ ｓｋｉｐ−
ａｈｅａｄ）技術により、より上位のビットのセルの場
所に伝達される。その入力の２つとして、被加数と加数
とが格納されているレジスタの最上位のビットを有する
セルからのキャリー・アウト・ビットは、キャリーのオ
ーバーフロー状態を示すことがある。加算プロセスはそ
れぞれのセルにおいて同一であるので、マイクロプロセ
ッサの製造者は、通常、ひとつのセルについて２進数の
加算を行う論理回路を開発し、その回路をそれぞれのセ
ルの位置に複製する。その結果として得られる複数セル
加算器は、同一の１ビット加算器が縦続された直列構造
を有する。このような複数セル加算器は、キャリー・ス
キップ加算器やその他の形式の高速加算器の中のそれぞ
れのグループの中に用いることができる。

【０００５】

【発明が解決しようとする課題】高速ｎビットのキャリ
ー・リップル加算器を形成するために、一連の１ビット
加算器を縦続接続する周知の技術は、加算結果とキャリ
ー出力を生成するために用いられる最後のインバータを
省略することである。その他のすべての１ビット加算器
またはセルは、反転入力に対して動作するように設計さ
れている。この技術の欠点は、代わりのセルの和の入力
と同様に、他のすべてのセルの入力を反転するためのイ
ンバータを追加する必要があることである。

【０００６】それぞれのセルの位置に同一の回路を用い
ることとすると、加算を実行する前にセルへの入力のう
ちのいくつかを反転する必要が生ずる。または、加算を
実行した後であって、縦続された直列構造のなかの次の
セルへ出力する前、もしくは、加算器からの出力ビット
として出力する前に、セルからの出力のうちのいくつか
を反転する必要が生ずる。インバータを追加すると加算
動作のために消費される電力が増加し、加算動作を完了
するためにセルが必要とする時間も長くなる。このよう
に長くかかる時間は、マイクロプロセッサが、マトリッ
クス乗算や畳み込み、相関のように、加算を集中的に行
う動作を実行する時は、積算されることとなる。

【０００７】したがって、加算セルへのいずれの入力も
反転する必要が無く、また、加算器がそれぞれのセルに
対して真の和の出力を生成するような、高速ｎビット加
算器を実現することが望ましい。

【０００８】

【課題を解決するための手段】本発明によれば、集積回
路は、縦続接続された１ビット加算器セルの直列構造で
ある加算器を備える。それらの加算器の回路は全部が同
一ではない。加算器には、２つのタイプ、すなわち、偶
数加算器セルと奇数加算器セルとがある。偶数加算器セ
ルは、非反転入力としてすべての入力を受け取り、非反
転のサム・ビット出力とキャリー・アウト・ビットの反
転信号を出力として供給する。奇数セルは、キャリー・
イン・ビットの反転信号を入力として受け取るが、その
他のすべての入力は、非反転信号である。そして、非反
転のサム・ビットと、非反転のキャリー・アウト・ビッ
トとを出力として供給する。

【０００９】

【発明の実施の形態】図１は、本発明の実施の形態を表
すｎビット加算器１０の概略構成図である。変数Ｎは、
１より大きいいかなる値をとることができ、奇数でも偶
数でも良い。加算器１０は、あらゆる高速加算器の部品
として用いることができる。そのような高速加算器とし
ては、キャリー・スキップ加算器や、キャリー・ルック
・アヘッド加算器や、キャリー・セレクト加算器などが
挙げられるがこれらに限定されるものではない。図１に
示した実施の形態においては、加算器１０はリップル・
キャリー加算を行うために、複数の縦続されたセル１２
によって構成されている。ここでは、これらのセルを便
宜的に偶数または奇数のセルと指定することとし、例え
ば、偶数セル１４または奇数セル１６のように呼ぶこと
とする。

【００１０】加算のプロセスにおいては、２つの数を２
進数で表現したビットが互いに加算される。被加数Ａは
図示しない第１のレジスタに格納されている。加数Ｂ
は、同様に図示しない第２のレジスタに格納されてい
る。加算器１０のそれぞれのセル１２は、３つの入力、
すなわち、被加数ビットＡｋと、加数ビットＢｋと、キ
ャリー・イン・ビットＣｋ−１とを有する。加算器１０
のそれぞれのセル１２は、２つの出力、すなわち、サム
・ビットＳｋと、キャリー・アウト・ビットＣｋとを有
する。ここで、より大きい有効ビットの加算を実行して
いるセルにキャリー・ビットを伝達するためにルック・
アヘッドやキャリー・スキップ・アヘッドのような技術
が用いられても、あるセルのキャリー・アウト・ビット
は、縦続して並ぶその次のセルのキャリー・イン・ビッ
トである。

【００１１】加算プロセスは、被加数Ａ０の最下位ビッ
ト（ＬＳＢ）と、加数Ｂ０のＬＳＢと、加算セル１２の
キャリー・イン・ビットＣ−１とを加算することにより
開始する。キャリー・インＣ−１の非反転版が得られる
場合は、ＬＳＢが加算される加算セル１２は、偶数セル
１４として選択される。また、キャリー・インの反転版
が得られる場合は、ＬＳＢが加算される加算セル１２
は、奇数セル１６として選択される。

【００１２】偶数セル１４は、キャリー・イン・ビット
Ｃｋ−１の非反転出力を受け取って、キャリー・アウト
・ビット−Ｃｋの反転出力を生成する。奇数セル１６
は、キャリー・イン・ビット−Ｃｋ−１の反転出力を受
け取って、キャリー・アウト・ビットＣｋの非反転出力
を生成する。

【００１３】この加算プロセスは、被加数と加数との加
算が完了するために必要とされる数のセル１２にわたっ
て続けられる。加算器１０からの出力は、従来知られて
いるように、サム・ビットＳＮ，ＳＮ−１，・・・Ｓ
３，Ｓ２，Ｓ１，Ｓ０と、被加数と加数の最上位ビット
を加算するセル１２のキャリー・アウト・ビットＣＮと
である。ここで、キャリー・アウト・ビットＣＮの論理
値がハイ（ｈｉｇｈ）であることは、オーバーフロー状
態が生じていることを示す。

【００１４】図２は、偶数セル１４の論理ダイアグラム
図である。同図に示した偶数セル１４は、入力と、出力
および、その内部で生成され用いられる信号に下付き文
字ｉを付している。被加数ビットＡｉは、複数の入力を
有する排他的ＮＯＲ（ＥＮＯＲ）ゲート２０のひとつの
入力に供給されている。被加数ビットＡｉは、また、複
数の入力を有するマルチプレクサ２２の入力にも供給さ
れている。加数ビットＢｉは、ＥＮＯＲゲート２０の別
の入力に供給されている。また、この加数ビットは、イ
ンバータ２４で反転され、加数ビットの反転信号−Ｂｉ
とされて、ＥＮＯＲゲート２０の別の入力に供給されて
いる。ＥＮＯＲゲート２０の出力は、信号−Ｐｉであ
り、この信号は偶数セル１４において内部的に用いられ
る信号である。この信号−Ｐｉは、マルチプレクサ２２
にひとつの制御入力を供給し、また、インバータ２６に
おいて反転されて信号Ｐｉを生成し、その信号Ｐｉはマ
ルチプレクサ２２の別の制御入力を供給される。信号Ｐ
ｉと−Ｐｉは、複数の入力を有するＥＮＯＲゲート２８
に２つの入力を供給する。キャリー・イン・ビットＣｉ
−１は、ＥＮＯＲゲート２８とマルチプレクサ２２に
も、入力を供給する。ＥＮＯＲゲート２８の出力は、−
Ｓｉ、すなわち、サム・ビットＳｉの反転信号である。
−Ｓｉは、インバータ３０で反転され、サム・ビットＳ
ｉを生成する。

【００１５】マルチプレクサ２２への制御信号であるＰ
ｉと−Ｐｉは、マルチプレクサ２２にその入力のうちの
ひとつを、その出力であるキャリー・イン・ビットＣｉ
として選択させる。インバータ２２は、Ｃｉを反転し
て、−Ｃｉ、すなわち、キャリー・アウト・ビットの反
転信号を生成する。そして、その信号は、偶数セル１４
の別の出力となる。

【００１６】セル１４からの出力である−ＣｉとＳｉの
それぞれは、インバータの出力であり、つぎのセルまた
は段への入力としての駆動能力（ｄｒｉｖｅ ｃａｐａ
ｂｉｌｉｔｙ）を供給するものである。偶数セル１４か
らのキャリー・アウト・ビットは、適正な反転または非
反転の状態とされており、例えば加算器１０において縦
続接続されている次のセル１２のような奇数セル１６に
直接、入力されるようにされている。

【００１７】図３は、図２に示した偶数セル１４をトラ
ンジスタ・レベルで示した概略構成図である。同図に
は、ＥＮＯＲゲート２０と２８、インバータ２４と２６
と３０と３２、およびマルチプレクサ２２が示されてい
る。同図に示した偶数セル１４は、全部で２０個のトラ
ンジスタを有しており、それぞれのＥＮＯＲゲートで４
個ずつ、それぞれのインバータで２個ずつ、また、マル
チプレクサ２２で４個のトランジスタが使われている。

【００１８】図４は、奇数セル１６の論理ダイアグラム
図である。図４の奇数セル１６は、入力と、出力およ
び、その内部で生成され用いられる信号に下付き文字ｊ
を付している。被加数ビットＡｊは、複数の入力を有す
るＥＮＯＲゲート４０のひとつの入力に供給されてい
る。加数ビットＢｊは、ＥＮＯＲゲート４０の別の入力
に供給されている。また、この加数ビットは、インバー
タ４４で反転され、加数ビットの反転信号−Ｂｊとされ
て、ＥＮＯＲゲート４０の別の入力に供給されている。
ＥＮＯＲゲート４０の出力は、信号−Ｐｊであり、この
信号は奇数セル１６において内部的に用いられる信号で
ある。この信号−Ｐｊは、マルチプレクサ４２にひとつ
の制御入力を供給し、また、インバータ４６において反
転されて信号Ｐｊを生成し、その信号Ｐｊはマルチプレ
クサ４２の別の制御入力を供給される。信号Ｐｊと−Ｐ
ｊは、複数の入力を有するＥＮＯＲゲート４８に２つの
入力を供給する。キャリー・イン・ビット−Ｃｊ−１
は、ＥＮＯＲゲート４８とマルチプレクサ４２にも、入
力を供給する。ＥＮＯＲゲート４８の出力は、−Ｓｊ、
すなわち、サム・ビットＳｉの反転信号である。この−
Ｓｉは、インバータ５０で反転されてサム・ビットＳｉ
を生成し、これが奇数セル１６と加算器１０の両方の出
力となる。

【００１９】マルチプレクサ４２への制御信号であるＰ
ｊと−Ｐｊは、マルチプレクサ４２にその入力端で示さ
れてる信号（ＡｊまたはＣｊ−１）のうちのいずれか
を、その出力であるキャリー・イン・ビット−Ｃｊとし
て選択させる。インバータ５２は、−Ｃｊを反転して、
Ｃｊ、すなわち、キャリー・アウト・ビットの非反転信
号を生成する。そして、その信号は、奇数セル１６の別
の出力となる。する。

【００２０】奇数セル１６からの出力であるＣｊとＳｊ
のそれぞれは、インバータ５２と５０の出力である。こ
の出力信号ＣｊとＳｊは、各インバータの出力であり、
且つ、次の段またはセルへの入力としてのドライブを適
切に供給するものである。奇数セル１４からのキャリー
・アウト・ビットは、適正な反転または非反転の状態と
されており、例えば加算器１０において縦続接続されて
いる次のセル１２のような偶数セルに直接、入力される
ようにされている。

【００２２】図５は、図３に示した奇数セル１６をトラ
ンジスタ・レベルで示した概略構成図である。同図に
は、ＥＮＯＲゲート４０と４８、インバータ４４と４６
と５０と５２、およびマルチプレクサ４２が示されてい
る。同図に示した奇数セル１６は、全部で２０個、すな
わち、偶数セル１４と同数のトランジスタを有する。そ
れらのトランジスタは、それぞれのＥＮＯＲゲートで４
個ずつ、それぞれのインバータで２個ずつ使われ、ま
た、マルチプレクサ２２で４個のトランジスタが使われ
ている。

【００２３】動作に際しては、加算器１０のそれぞれの
セル１２は、１ビットのリップル・キャリー（ｒｉｐｐ
ｌｅ−ｃａｒｒｙ）の加算を行う。ＬＳＢの和を計算し
ているセルからのキャリー出力は、縦続している次のセ
ルへ入力として供給される。そのキャリーのみが反転さ
れる必要がある。被加数と加数ビットの真値（ｔｒｕ
ｅ）は、反転する必要なく、すべてのセルへ入力され、
且つ、用いられる。サム・ビットの真値（非反転）は、
すべてのセルの出力として供給される。サム・ビットと
キャリー出力ビットはいずれも、次の段またはセルを駆
動するためにインバータによって供給される。トランジ
スタ・レベルでは、偶数セルと奇数セルとは同数のトラ
ンジスタを有する。

【００２４】本発明による加算器は、他のセルへの入力
をいちいち反転する必要がなくなるという利点を有す
る。奇数セルと偶数セルのいずれにも真の入力を用いる
ことができる。さらに、偶数セルと奇数セルのいずれに
対しても、真のサム出力が生成されるので、偶数セルの
サム出力を反転する必要がなくなる。

【００２５】これまでの図面を参照した説明では、相補
型の金属酸化物半導体（ＭＯＳ）構造を採用した例につ
いて説明したが、本発明はこれに限定されるものではな
い。また、本発明に関するこれまでの説明では、加算器
が奇数セルと偶数セルとにより構成され、偶数セルのキ
ャリー・アウト・ビットが反転され、また奇数セルへの
キャリー・イン・ビットが反転される場合について説明
した。しかし、当業者であれば、これらの実施例とは論
理状態が異なり、機能が同一であるような回路を設計す
ることも可能である。

【００２６】本発明は、通信システムや、本技術を含む
集積回路を採用した機器について、特に有用である。こ
のような通信システムや機器は、加算動作に際して動作
時間と消費電力の低減が重要であるような場合にも、高
速のデジタル加算と減算とを実現できるという利点を有
する。

【００２７】前述した本発明の実施の形態の説明におい
ては、パイプライン処理については述べていない。しか
し、当業者であれば、本発明において、パイプライン処
理を利用することにより、計算処理効率が向上すること
は容易に理解できる。パイプライン処理は、前のデータ
のセットの計算処理が完了する前に、新しいデータのセ
ットについて計算処理を開始することによって、実現す
ることができる。パイプライン処理においては、より多
くのラッチ（ｌａｔｃｈ）を用いるほど、よりパイプラ
イン構造を深くすることができる。パイプライン処理
は、そのパイプラインを満たすために、最初に潜在的な
計算処理時間が必要とされる。しかし、加算器のような
リソースを最大限に利用することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における、ｎビット加算器
の概略構成図である。

【図２】図１に示した加算器の偶数セルの論理ダイアグ
ラム図である。

【図３】図２に示した偶数セルのトランジスタ・レベル
の回路構成図である。

【図４】図１に示した加算器の奇数セルの論理ダイアグ
ラム図である。

【図５】図４に示した奇数セルのトランジスタ・レベル
の回路構成図である。

【符号の説明】

１０ 加算器 １２ セル １４ 偶数セル １６ 奇数セル ２０、４０ ＥＮＯＲゲート ２２、４２ マルチプレクサ ２４、２６、３０、３２ インバータ ４４、４６、５０、５２ インバータ

───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.

Claims (4)

【特許請求の範囲】
1. 【請求項１】 加算器用集積回路であって、 少なくとも２つのセルを有する加算器を備え、 前記少なくとも２つのセルは、第１のセルと第２のセル
   とからなり、 前記第１のセルと第２のセルのそれぞれは、被加数ビッ
   ト入力と加数ビット入力とキャリー・イン・ビット入力
   とを受け取り、 前記第１のセルと第２のセルのそれぞれは、キャリー・
   アウト・ビット出力と、入力ビットの和を表すサム・ビ
   ット出力とを供給し、 前記第１のセルは、 加数ビットを入力として受け取り、その加数ビットの反
   転を出力として供給するようにされた第１のインバータ
   （２４）と、 被加数入力ビットと加数ビットと前記加数ビットの反転
   とを入力として受け取り、その入力の排他的ＮＯＲコン
   ビネーションである出力（−Ｐｉ（以下、Ｐｉの反転を
   表すものとする））を供給する第１の排他的ＮＯＲゲー
   ト（２０）と、 前記第１の排他的ＮＯＲゲート（２０）の出力（−Ｐ
   ｉ）を入力として受け取り、前記第１の排他的ＮＯＲゲ
   ートの出力の反転を出力（Ｐｉ）として供給する第２の
   インバータ（２６）と、 前記第１の排他的ＮＯＲゲート（２０）の出力（−Ｐ
   i）と、前記第２のインバータ（２６）の出力（Ｐi）
   と、キャリー・イン・ビットとを入力として受け取るよ
   うにされ、その入力の排他的ＮＯＲコンビネーションで
   ある出力（−Ｓｉ）を供給する、第２の排他的ＮＯＲゲ
   ート（２８）と、 前記第２の排他的ＮＯＲゲート（２８）の出力（−Ｓ
   ｉ）を入力として受け取り、前記第２の排他的ＮＯＲゲ
   ートの出力の反転を出力（Ｓｉ）として供給するように
   された第３のインバータ（５０）と、 第５のインバータ（４４）からの出力としての加数入力
   ビットの反転と前記キャリー・イン・ビットとを入力と
   して受け取るようにされ、前記第１の排他的ＮＯＲゲー
   トの出力（−Ｐｉ）と前記第２のインバータ（２６）の
   出力（Ｐｉ）の少なくともひとつを制御入力として受け
   取り、前記制御入力に応じてその入力のうちのひとつを
   出力（Ｃｉ）として選択するようにされた第１のマルチ
   プレクサ（２２）と、を備えたことを特徴とする加算器
   用集積回路。
2. 【請求項２】 前記第１のマルチプレクサ（２２）の出
   力（Ｃｉ）を入力として受け取り、その反転を出力（−
   Ｃｉ）として供給するようにされた第４のインバータ
   （３２）をさらに備えたことを特徴とする請求項１記載
   の集積回路。
3. 【請求項３】 加算器用集積回路であって、 少なくとも２つのセルを有する加算器を備え、 前記少なくとも２つのセルは、第１のセルと第２のセル
   とからなり、 前記第１のセルと第２のセルのそれぞれは、被加数ビッ
   ト入力と加数ビット入力とキャリー・イン・ビット入力
   とを受け取るようにされ、 前記第１のセルと第２のセルのそれぞれは、キャリー・
   アウト・ビット出力と、入力ビットの和を表すサム・ビ
   ット出力とを供給するようにされ、 前記第２のセルは、 加数ビットを入力として受け取り、その加数ビットの反
   転を出力として供給するようにされた第５のインバータ
   （４４）と、 被加数入力ビットと加数ビットと前記加数ビットの反転
   とを入力として受け取るようにされ、その入力の排他的
   ＮＯＲコンビネーションである出力（−Ｐｊ）を供給す
   る、第３の排他的ＮＯＲゲート（４０）と、 前記第３の排他的ＮＯＲゲート（４０）の出力（−Ｐ
   ｊ）を入力として受け取り、前記第３の排他的ＮＯＲゲ
   ートの出力の反転を出力（Ｐｊ）として供給する第６の
   インバータ（４６）と、 前記第３の排他的ＮＯＲゲート（４０）の出力（−Ｐ
   ｊ）と、前記第６のインバータ（４６）の出力（Ｐｊ）
   と、キャリー・イン・ビットとを入力として受け取るよ
   うにされ、その入力の排他的ＮＯＲコンビネーションで
   ある出力（−Ｓｊ）を供給する、第４の排他的ＮＯＲゲ
   ート（４８）と、 前記第４の排他的ＮＯＲゲート（４８）の出力（−Ｓ
   ｊ）を入力として受け取り、前記第４の排他的ＮＯＲゲ
   ートの出力の反転を出力（Ｓｊ）として供給する第７の
   インバータ（５０）と、 前記被加数入力ビットと前記キャリー・イン・ビットと
   を入力として受け取り、前記第３の排他的ＮＯＲゲート
   の出力（−Ｐｊ）と前記第６のインバータ（４６）の出
   力（Ｐｊ）の少なくともひとつを制御入力として受け取
   り、前記制御入力に応じてその入力のうちのひとつを出
   力（−Ｃｊ）として選択する第２のマルチプレクサ（４
   ２）と、 を備えたことを特徴とする集積回路。
4. 【請求項４】 前記第２のマルチプレクサ（４２）の出
   力（−Ｃｊ）を入力として受け取り、その反転を出力
   （Ｃｊ）として供給するようにされた第８のインバータ
   （５２）をさらに備えたことを特徴とする請求項２記載
   の集積回路。