JPH04501789A - 可変長コードワードを固定ビット長コードワードに変換する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データをバッファに効率的にパックする装置本発明は、バッファをデータで満た す装置に関し、更に詳しくは、データ通信システムに使用されるこのような装置 に関する。

本発明は、エヌ・ジェー・フエデール（Ｎ１．Ｐｅｄｅｌｅ）の名義の「ディジ タル信号の変更された統計的符号化（Ｍｏｄｉ１’ｉｅｄ　５ｔａｔｉｓｔｉｃ ａｌ　ＣｏｄＩｎｇ　ｏｒ　Ｄｌｇｉｔａｌ　Ｓｉｇｎａｌｓ）　Ｊという名称 の１９８７年１２月８日に出願された米国特許出願第１３０．３７９号、ニー・ ニー・アキャンボラ（Ａ、Ａ、Ａｃａｓｐｏｒａ）の名義の米国特許第４．６９ １．２３３号および同第４，７００，２２６号、ならびにフエデール等の名義の 「バッファ占有充填速度制御を有するＤＰＣＭシステム（ＤＰＣＭ　５ｙｓｔｃ ｖ　ｗｌｔｈ　Ｒａｔｅ−ｏｆ−Ｆｌｒｌ　Ｃｏｎｔｒｏｌ　ｏｆ　Ｂｕｔｔｅ ｒ　０ｃｃｕｐａｎｃｙ　）　Ｊという名称の米国特許第４，７０６．２６０号 と関連している。

帯域制限されたデータ通信システムにおいては、差分パルス符号変調（ＤＰＣＭ ）方式がデータ圧縮用に広く使用されている。このＤＰＣＭ方式は、しばしばテ レビジョン画像の伝送に使用される。特に、衛星伝送システム、または帯域幅が 比較的狭い他の伝送媒体を使用した通信会議に使用される。本発明は特にＤＰＣ Ｍシステムに適しているが、最大効率で伝送を行い、かつハードウェアの価格を 低減することが望まれているデータ通信システムに利用することができる。

典型的には、ＤＰＣＭ方式においては、送信機はアナログ・テレビジョン情報信 号源をきめ細かく量子化するアナログ−ディジタル変換器を有している。このき め細かく量子化された信号は時間または空間フィルタ技術を使用して予想遅延情 報画像信号を減算する減算器に供給される。この減算された信号は粗く量子化さ れ、テレビ画像の多数の輝度信号値を例えば比較的少ない信号値に変換する。一 般に、テレビ伝送においては、粗い量子化器は、例えば、きめ細かく量子化され た信号の２５６の値に比べて３２の出力値を有する。

伝送効率のために、この種の方式は冗長画像情報（すなわち、時間系において１ つの画像フレームから他の画像フレームに変化しない情報、または空間系におい てライン毎に変化しない情報）をゼロ拳ラン（ｒｕｎ）長コードで符号化する傾 向がある。ゼロでない値を発生する変化する画像部分は通常最初に振幅コードで 符号化される。典型的には、これらの方式で使用される統計的エンコーダは可変 長コードワードを粗く量子化された信号の異なるラン長および振幅値に割り当て る。短い長さのコードワードは頻繁に発生するこれらの信号値に割り当てられ、 長さが一層長くなるコードワードはそんなに頻繁でなく発生するこれらの信号値 に割り当てられる。

ハフマン（Ｈｕｆｒａ＋ａｎ　）構成または例えば前掲の米国特許出願第１３０ ，３７９号に開示されているような他の構成を使用した統計的符号化方式は可変 長コードワードを発生する。このようなコード用の可変長エンコーダは、例えば とりわけ前掲のアキャンポラの名義の米国特許、イシグロの名義の米国特許第４ ，０９３，９６２号、グララード（Ｇｒａｌ　１ａｒｔ）の名義の米国特許第４ ．５６９．０５６号、ワイダグレン（Ｖ１ｄｅｒｇｒθｎ）等の名義の米国特許 第４，３０２．７７５号、およびネトラバリ（Ｎｅｔｒａｖａｌｉ　）の名義の 米国特許第４，４８８．１７５号に開示されている。

通常、これらの方式においては、可変長コードワードはレート・バッファ（ｒａ ｔｅ　ｂｕｆ’ｒｅｒ　）　、典型的には先入れ先出しくＦ　Ｉ　ＦＯ）バッフ ァに供給される。このバッファはチャンネルを介した伝送用に一定のデータ速度 で出力を供給する比較的大きなメモリを有している。このメモリは通常充分な大 きさに構成されているので、可変長コードワードがメモリを一杯に満たした場合 でも、その出力における一定のデータ速度によって空にもならないし、あふれる こともない。しかしながら、バッファが一杯に満たされた状態において更に正確 な制御を行うシステムが有効である。

このような制御システムは一例として前掲のアキャンポラ名義の米国特許および イシグロ名義の米国特許第４．ｏ９３、ｇ６２号に開示されている。

レート・バッファは複数の一定のＮビット幅のロケーションを有するメモリを使 用している。可変長コードワードは各々、並列に別々のロケーションにクロック 入力される。

従って、より開型に発生する信号値（これは例えば２ないし３ビツトの長さを有 する）を表すコードワードはＮビット（例えば、２０ビツト）を保持することが できるバッファ・メモリ・ロケーションを占有する。各コードワードは別々のク ロック・サイクルで別々のロケーションにクロック入力される。次のコードワー ド（例えば１３ビツトの長さのものであってよい）が次のロケーションにクロッ ク入力される。コードワードは長さでなく、発生順に基づいて所与のロケーショ ンに割り当てられるので、各ロケーションは最大炎のワード用の容量を必ず持つ 必要がある。ワードは並列にバッファに供給されるので、各ワードは所与の単一 のクロックパルスで送られる。典型的にはレート・バッファは、チャンネルを介 した伝送用に並列ビットの流れを直列ビットの流れに変換する並列−直列変換器 を出力にそなえていてもよい。実際に最大炎のコードワードの発生開度が統計的 に短い長さのコードワードよりも小さいかどうかに関わらず、生じる可能性のあ る最大炎のコードワードを収容するためにレート・バッファに余分な容量を持た せることは、このようなシステムのハードウェアにとって必要条件である。

更に効率的にレート・バッファにデータをパックするため、レートバッファの前 に並列−直列変換器を使用して、バッファを満たすように直列ビットの流れが発 生されている。このようなシステムは一例としてリム（Ｌｉｍｂ）名義の米国特 許第３，７６１，６１３号に開示されている。しがしながら、この種のシステム における問題は、符号化されたコードワードの各ビットを別々のクロックパルス でバッファ・メモリにクロック入力することが必要なことである。

各ビットを別々にメモリにクロック入力することは時間的に非効率的である。例 えば、１５ビツトのコードワードをメモリに人力する場合には、１５の別々のク ロックパルスが必要である。メモリはより大きなバッキング密度を有していても よいが、この種のシステムは速度が遅く、現在の電話会議用テレビジョン伝送シ ステムにおいて実行し得るものではない。画像中での動きの大きさが大きくなれ ばなるほど、情報の入力が遅くなり、これは結局は一定速度伝送処理を妨害する ものである。

可変長コードワードがバッファ・メモリに並列に入力される場合には、バッファ ・メモリのスペースが浪費され、ときたま発生する長いコードワードを収容する ために必要以上に大きなメモリがデータ格納用に必要とされる。データ速度が増 大するにつれて、バッファ・メモリは更に大きな充填速度を可能にするために容 量を増大することを同様に要求される。しかしながら、メモリを追加することは システムの複雑さを大きくし、システムの価格を増大させる。

周知のように、逆デコード動作を行うために、受信機は送信機のメモリと同じ大 きさのメモリを有することが要求される。従って、メモリ容量の増大として送信 機に加えられた全てのハードウェアは必然的に受信機にも加えられ、こうしてシ ステムのハードウェアの価格を増大させる。

本発明による装置は、チャンネルを介したその後の伝送用に入力信号の順次発生 する可変長コードワードのデータを効率的にメモリ手段にバックする。このメモ リ手段は複数のデータ格納ロケーションを有し、この各データ格納ロケーション はＮビットの格納容量を有している。この装置は、入力として供給される可変長 コードワード信号に応答して、可変長コードワードをＮビット長のデータ・グル ープに編制するデータ・グループ化手段を有する。各グループはそのデータ・グ ループのデータの第１の所与の発生順序に従った順序位置にコードワード・デー タを含む。各グループは第２の所与の順序でグループ手段から出力され、第３の 所与の順序でメモリ手段の格納ロケーションに格納される。各グループは別々の 対応するロケーションに格納され、データを格納する各ロケーションは単一クロ ックパルスで容量まで満たされる。

図面は以下の通りである。

第１図は本発明の一実施例によるＤＰＣＭ通信システムの一部のブロック図であ る。

第２図は第１図のデータ・グループ化装置の更に詳細なブロック図である。

第３図は第２図の制御部のブロック図である。

第４図は第２図のスイッチおよびラッチのうちのいくつかの構成を示すブロック 図である。

第５図は第１図のレート拳バッファを詳細に示すブロック図である。

第６図は本発明の詳細な説明するのに有益なタイミング線図である。

第７図はＮビット・グループのデータの形成を示す状態図である。

第１図において、システム１０は送信機１２を有し、該送信機１２は直列チャン ネル１６を介して受信機１４に送信する。送信機１２および受信機１４のうち本 発明を理解するのに必要なものだけが図示されている。本発明は実施例としてＤ ＰＣＭ伝送システムに関連して説明する。本発明は可変長コードワードを発生す るどのような種類のデータ伝送システムにも採用できることを理解されたい。

送信機１２は可変長エンコーダ１８を有し、このエンコーダ１８は導体２０に最 大長Ｋを有する可変長コードワードおよび導体２２にコードワード長信号を発生 する。導体２０上の可変長コードワードは各々最大長Ｋまでランダムに変り得る 所与の長さくビット数）を有する。この実施例においては、Ｋは１８の値を有す るものとしている。状態２２上の信号はこの実施例においては５ビツトとする長 さしを有し、これは導体２０上の対応するコードワードのビット長を表す。Ｅク ロックは導体２４を介して伝送されるクロック信号であり、これは各々が導体２ ０上の１つの画素すなわち１つのコードワードを表す一連のパルスからなる。

エンコーダ１８は本明細書の導入部分で列挙した米国特許に記載されているよう な通常の設計のものであってよい。

好ましくは、エンコーダ１８は「ディジタル信号用の変更された統計的符号化」 という名称のフエデールの名義の前掲米国特許出願に開示されているように構成 されているものである。しかしながら、本発明においてエンコーダ１８として重 要なことは、導体２０上の第１の信号かにビットの最大コードワード長を有し、 導体２２上のＬビット長の第２の信号が導体２０上の対応するコードワードのビ ット数を表し、クロック信号が各コードワードの発生を表していることである。

導体２０．２２および２４上の上述した種類のデータ信号を発生するハードウェ アの設計はエンコーダ技術における通常の知識内のものである。例えば、エンコ ーダはコードワード用の第１のＲＯＭルックアップ・テーブル、およびこのよう なコードワード長を有する第２のＲＯＭルックアップ争テーブルを有するもので よい。対応するコードワードおよびコードワード長データは所与のアドレスによ ってアクセスされる。

導体２０．２２および２４上の信号は第２図に更に詳細に示されているデータ・ グループ化装置２５に供給される。

本発明によるデータ・グループ化装置２５は導体２０．２２および２４上の情報 から出力導体２６上にＮビットのデータのグループを構成する。導体２６上のデ ータのグループは常に一定長さのＮビットよりなる。導体２８上のクロックパル スすなわちＦクロックは導体２６上にＮビットのグループが発生されたことを示 し、各Ｎビットのデータ・グループをレート・バッファ３０にクロック入力する 。し−ト・バッファ３０は先入れ先出しくＦ　Ｉ　ＦＯ）メモリ装置と称される 通常の設計のものであり、データ・グループ化装置２５の意味を説明するために 第５図に例示されている。レート・バッファ３０は図示のように複数のデータ格 納ロケーションを有しており、これは典型的には一例として３８４にビット／秒 の伝送システム用の１６にワード（すなわち、４０にバイト容量）を有している 。この例においては、各ロケーションはＮビットのデータを格納するためのＮ個 のスロットを有している。この場合、Ｎは２０のデータ拳ビットを表している。

しかしながら、他の実施例においては、データ・ビットの各グループ中の導体２ ６上のビットの数およびバッファ３０内の所与のロケーションのビット長はその 用途に応じて２０とは異なる値にすることができる。

Ｎビットの各グループは導体２８上のＦクロック・パルスによって周知の方法に よってバッファ３０内の異なるロケーションに順次人力される。レート・バッフ ァはその出力に並列−直列変換器をそなえ、この変換器は各ロケーションに格納 されている並列ビットをチャンネル１６を介して伝送のために直列の流れに変換 する。直列に伝送されたビットは受信機のレート・バッファ３２で受信され、符 号化された信号は受信機１４の一部であるデコーダ３４によって解読される。逆 ＤＰＣＭ動作は受信機１４内に図示されていない他の周知の装置によって実施さ れる。

本発明の装置２５は可変長コードワードをとり、この可変長コードワードを各々 実時間でＮビットの固定データ長グループに構成し、この構成は可変長コードワ ードの発生の順序に基づいて行われるものであることが認識されよう。

このような各々のＮビットのグループはバッファ３０の異なるロケーションに格 納され、該ロケーションを完全にその容量まで満たす。バッファ３０の各ロケー ションはそのロケーションを満たすのに必要な正確なビット数で順次満たされる 。そして、レート・バッファは、伝送されるデータ流内の正確なデータ配置を維 持しなしから、そのメモリのロケーションが最大まで満たされるように効率よく 利用される。この結果メモリを効率よく利用することができ、所与のデータ速度 用のハードウェアの費用有効性をよくする。

第２図において、データ・グループ化装置２５はデータ・シフター２００を有し ている。シフター２００は可変長エンコーダ１８（第１図）からの入力導体２０ 上の入力信号を最大Ｎ−１個の位置までシフトする。ここにおいて、Ｎは装置２ ５で形成される各グループのビット数であることを思い出されたい。しかしなが ら、上述したように、導体２０からは並列ににビットがシフター２００に供給さ れる。この例において、Ｋは１８である。シブター２００は各コードワードにつ いてに本の入力ラインに並列に受信した入力ビットをシフトし、そのシフト量は 、シフター２００からの導体２０２上の少なくともＮ本の出力ラインが最終的に 導体２０上に順次生じるコードワードから並列にビットを受信するような値にさ れる。少なくともＮビットををする導体２０上の相次ぐコードワードの累算値が Ｎビットを超える場合には、その超過分ＮＥはに一１ビットまでにもなることが ある。統計的に頻繁に発生する場合、これら超過分のＮＥビットは出力導体２４ 上に現れるようにシフトされる。統計的には、Ｋ−１ビツトがＮＥビットとして 導体２４に現れる。導体２０４にに一１ビットが出る理由は、１９ビツト（Ｎ− １ビツト）が導体２０２上の並列ラインにシフトされて、次に発生するコードワ ードかにビット（１８ビツト）を有している場合、第２０番目のビット（Ｎビッ トの１つ）が導体２０２上に現われ、ＮＥビットとして（Ｋ−１）個の残りのビ ットが導体２０４の並列ラインに現われるよう処理されるからである。

−例として、７ビツトのコードワードＸ１が最初シフター２００によって受信さ れた場合には、そのコードワードのビットの各々は位置１から始まる発生順序位 置にしたがってシフター２００の異なる出力１−７に現れる。次のコードワード ｘ２が１２ビツト長である場合、このコードワードは７位置だけシフトされて、 そのビットが出力８−１９に現れる。次のコードワードＸ３が３ビツト長である 場合には、１９位置だけシフトされて、出力ＮないしＮ＋２（出力２Ｏ−２２） に現れる。この結果、Ｎビット（２０ビツト）が導体２０２に供給され、Ｎを超 えた超過分ＮＥビットすなわち２ビツトが導体２０４に供給される。次のコード ワードＸ４を受信すると、シック２００はＮを超えたビットの数（ＮＥ　）に相 当する位置数すなわち２位置だけシフトされないゼロの位置からそのコードワー ドをシフトする。ワードｘ４が４ビツトであると仮定すると、これらのビットは 後述する理由によって位置１−２をスキップして、シフターの出力３−７ヘシフ トされる。次のコードワードＸ５が５ビツトであると仮定すると、この５ビツト は７位置だけシフトされて、出力８−１２に現れるという風になる。Ｎ＋Ｎεビ ットがシフトされる毎に、シフターは次に発生するコードワードをゼロのシフト 位置からＮ２位置すなわちシフター開始位置からＮ２位置だけシフトする。とこ ろで、ここで使用されている用語「導体」は本技術分野で周知のように並列に信 号を運ぶ多重導線を含んでいるものであることを理解されたい。シフター２００ はトランスレータ２０８から導体Ａ　Ｎ　＋を介して受信する制御信号に従って 導体２０からの入力信号を導体２０２および２０４の出力ラインにシフトする。

シフター２００は受信したデータ・ビットを格納せず、受信したビットの位置を シフトして、これらのビットを異なる出力スロットに出力するように作用するの みであることを理解されたい。シフター２００は入力コードワードの位置をＮ− １位置までシフト、すなわち実施例においては１９位置までシフトすることがで きる。

制御部２０６はトランスレータ２０８に供給される制御信号を発生する。また、 トランスレータ２０８は導体ＡＮＩ上にシフター制御信号を発生し、この信号は シフタ−２００が各コードワードを順次受信する毎に上述したようにシフトする ようにする。

第３図は制御部２０６を更に詳細に示している。第３図において、制御部２０６ は導体２２からコードワード長信号を受信する。この信号の各々は同じＬビット 長である。

導体２２上の信号は各コードワードの長さくビット数）を表す。この例において は、Ｌは５ビツトである。Ｌビットのコードワード長信号は加算器３０ｇに供給 される。この加算器３０８は導体３１０上の減算されたコードワード信号を導体 ２２上に受信したコードワード長信号に加える。

導体３１０上の減算されたコードワードの累算長は加算器３０８によって導体２ ２上のコードワード長に加算される。

加算された信号は、各々がコードワードを表している導体２４上の各エンコーダ Ｅクロックパルスでレジスタ３１２にクロック入力される。

レジスタ３１２の出力はＬビット長のワードであり、これは導体２２上のコード ワー　ド内のビットと導体３１０上のビットとの累積した長さの値すなわちビッ ト数を表している。レジスタ３１２の出力は導体３１４を介して比較器３１６お よび減算器３１８に供給される。比較器３１６の第２の入力は導体３２０を介し て、Ｎビットを表す値を有している供給源からの信号を受信する。比較器３１６ は導体３１４−１＝の信号の全ビット長の値と導体３２０上の固定ビット数Ｎと 比較する。

導体３１．４上の信号りによって表されるビット数がＮビット以上である場合、 比較器３１６の出力は高論理すなわち論理１である。これは導体３２２上に以下 Ｆクロックと称する信号を発生する。このＦクロックは導体２８を介してバッフ ァ３０（第１図）に供給されるとともに、第２図に示すように遅延回路２０７に よって半サイクル遅延されてラッチ２２４に供給される。Ｆクロック信号はまた 遅延することなく直接ＲＯＭｌ−ランスレータ２０８．２１１および２１２に供 給される。Ｆクロック信号の論理ルベルは少なくともＮビットのグループが受信 されたことを示す。

これは後述するように重要なことである。第３図の導体３１４上のレジスタ３１ ２の出力のビット数がＮ未満である場合、この実施例においては０から１９ビツ トの場合には、導体３２２上の比較器３１６の出力は論理０である。

また、導体３２２上のＦクロック信号はマルチプレクサ（ＭＵＸ）３２４の入力 として供給される。ＭＵＸ３２４は、導体３２２上の信号の論理レベルに応じて 、導体３２２．１：の信号が論理０である場合には０をその出力導体３２６に供 給し、論理１の場合には数値Ｎを有する信号を出力導体３２６に供給する。導体 ２２に供給された第１のコードワードＸ１が７ビツトであり、その前にワードが 受信されていないと仮定した場合には、レジスタ３１２の出力は第６図の時刻Ｔ ｏにおいて数０である。この数０の値は比較器３１６に供給され、数Ｎと比較さ れる。レジスタ３１２の出力はこのときＮ未満であるので、導体３２２上の比較 器３１６の出力は低論理信号である。この低論理信号によってＭＵＸ３２４の出 力導体３２６に数０が供給される。

減算器３１８はこの数値０から導体３１４上の数値０を減算（２、数値０である 差を導体３１０および３１０′に供給する。これは第２図のデータ・グループ化 装置２５のトランスレータ２０８，２１１および２１２に供給されるアト１／ス を示している。第６図の時刻Ｔ＋の次のクロックパルスにおいて、７ビツトの数 はレジスタ３１２にクロック入力されるコードワードＸ１を示し、その値の７は 導体３１４−Ｌに供給される。この値はＮ未満であるので、導体３１０および３ １０′上の差の信号は（７−０）すなわち７である。

導体３１０上の値７は導体２２上に次に受信するコードワード長信号に加算器３ ０８で加算される。次のコードワードＸ２が１２ビツトを存するものと仮定する と、この１２ビツトは導体３１０上の７ビツトに加算され、１９ビツト長を有す るワード・グループを形成する。これらの１９ビツトは時刻Ｔ２の次のクロック においてレジスタ３１２に格納される。時刻Ｔ２の後、これらの１９ビツトは導 体３１４上に現れ、これらの１９ビツトはまだ導体３２０上のＮより小さいので 、比較器３１６の出力は再び低レベルである。ＭＵＸ　３２４は導体３２６上の 数値０を減算器３１８に供給し、減′ｎ器３１８は再び数値０を導体３１４上の 信号から減算し、導体３１０上に１９個の相次ぐビットを表す信号を発生する。

この信号は導体３１０′を介してトランスレータ２０ｇ、２１１および２１２に 供給されるとともに、導体３１０を介して加算器３０８に供給される。

加算器３０８は３ビツトであると仮定する次に入って来るコードワードＸ３を１ ９ビツトに加算して、２２ビツトのグループを形成し、これを時刻Ｔ３の次のク ロックパルスでレジスタ３１２にクロック入力させる。このとき、導体３１４は 数２２を有し、これは比較器３１６に供給される。Ｎ（ここでは２０と仮定して いる）は２２より小さいので、導体３２２上のＦクロック信号は高レベルになる 。

導体３２２上のこの高レベル信号によってＭＵＸ３２４は出力３２６にＮを供給 する。このＮの値２０は導体３１４上の２２ビツトの信号から減算され、導体３ １０上に数２を発生する。この数２は第２図のトランスレータ２０８゜２１１お よび２１２のアドレスである。この数２は加算器３０８に供給され、導体２２上 の次のコードワードＸ４の長さを特定する数に加算される。Ｘ４が４ビツト長の ワードであると仮定すると、和６の信号が加算器３０ｇの出力からレジスタ３１ ２にクロック入力される。この処理はレジスタ３１２に格納された数値がＮ以上 になるまで継続し、比較器は導体３２２上に数値０を発生する。

導体３１０に接続されている導体３１０′は制御部２０６の出力である。この出 力は減算器３１８による減算結果の数を表す制御信号を伝送する導体３１０に供 給される。

制御部２０６の入力の導体２２上に現れるコードワード長を導体３１０上のビッ ト数の数値に加えた和がＮ（この場合には、２０）未満であるときには、導体３ １０′上の出力制御信号は導体２２で受信したコードワードの累算された長さと 、それがある場合には前のコードワードの余分なビットを表すＮＥの加算を表し ている。累算されたコードワード・グループ長をＮビット以上とするようなコー ドワード長が受信されたときには、導体３１０′上の出力信号はＮ　Ｅ　ｓすな わち累算されたビット長からＮを引いた差を表す。第２図の導体３１０′上の信 号は導体３２２上のＦクロック信号と組み合わせてＲＯＭ）ランスレータ２０８ ゜２１１および２１２をアドレスする。

第２図において、ＲＯＭトランスレータ２０８は導体３１０′および３２２　Ｊ ：で受信した信号に応答して、該信号によって表されるビット数を、シフター２ ００が導体３１０′および３２２上のアドレスで表される位置数だけシフトする ようにするシフト値に変換する。例えば、導体３１０′が該導体上にアドレス７ を期間Ｔ１およびＴ２の間もっていたど仮定する。導体３２２のＦクロックは低 レベルである。これらの信号は組み合わせられたアドレスとしてトランスレータ ２０８（第２図）に供給され、トランスレータはこのアドレスをトランスレータ の出力１．２．３および４上の信号に解読する。シフター２００はトランスレー タ２０８の出力に応答してその入力を０位置から７位置だけシフトする。トラン スレータ２０８の出力１，２および３は各々−例として３ビツトコードを表す。

この３ビツトコードは８つの状態を識別することができ、そのうちの６つの状態 のみが使用される。出力１，２および３は全体で１８個の異なる状態を表示する ことができ、第４番目の出力は別の状態を表す。従って、ＲＯＭトランスレータ ２０８の４つの出力は１９個の異なる状態を表し、シフター１８の出力を全体で １９個の異なる位置、すなわちＮ−１位置までシフトすることができる。

上述した例に戻り、導体３１０′および３２２上の第１のアドレスが７ビツト長 のコードワー　ドを表すと仮定すると、第６図の導体ＡＮＩ上のトランスレータ の出力１はシフターに６位置だけシフトさせ、出力２はシフターに１位置だけシ フトさせ、全体で７位置だけシフトさせることになる。時刻Ｔ１において、シフ ター２００で受信される次のコードワードＸ２は位置８から開始するシフターの 位置に供給させる。次のコードワードｘ２が１２ビツトであると仮定すると、こ の１２ビツトは各々時刻ＴＩにおいて７位置だけシフトされる。シフター２００ の今までの全てのシフトされた出力は導体２０２に供給される。この導体２０２ は各々がシフター２００の異なる出力に接続されているＮ本のラインを有してい るものであることを思い出されたい。

次のコードワードｘ３は３ビツト長であり、制御部２０６によって受信される全 ビット数が２２であると仮定する。

導体３１０′上の減算された信号はＮを超えるビット数ＮＥ、例えば２２−Ｎ、 すなわち２ビツトである。導体３１０’上に現れる数値２および導体３２２上に 現れる論理１は共にトランスレータ２０８にシフト信号を出力１に発生させ、こ れによりシフター２００はＸ３をゼロ位置から２位置だけシフトする。次に受信 したコードワードＸ４が４ビツト長であると仮定すると、この４ビツトのコード ワードはゼロ位置からＮＦすなわち２位置だけシフトされ、コードワードＸ４は シフター２００の出力位置３−６を占める。このようにして、シフターは順次受 信したコードワード・グループのビットの内の最初のＮビットを導体２０２に供 給し、そのコードワードのＮを超えるＮＥビットを第２図の導体２０４に供給す る。少なくともＮビットが受信された後、次に受信されるビットはシブターのＮ 位置からＮＥ位置だけシフトされる。この処理は制御部２０６およびシフター２ ００で受信される少なくともＮビットの各グループに対して続けられる。

制御部２０６から供給されるＲＯＭトランスレータのアドレスは、制御部２０６ のレジスタ３１２の動作によって最初のコードワードがシフター２００およびラ ッチＢ１およびＢ２の人力に供給された時点から１クロツクパルスだけ遅延させ られる。ラッチＢ１およびＢ２は導体２４′上のＥクロック信号によってクロッ クされる。

シフター２００は記憶装置ではないので、シフター２００に供給されるビットは 導体２０２および２０４上の異なるラインに並列に位置的にシフトされるのみで ある。導体２０２に供給されるビットはシフター２００からスイッチ２１０を介 してラッチＢ１に供給される。ラッチＢ１は出力ラッチ２２２に転送するために ２０ビツト長を格納する。

この格納動作は以下に詳細に説明するスイッチ２１０および２１８を含む処理に よって行われる。導体２０４に供給されるビットは直接ラッチＢ２に供給される 。ラッチＢ２はラッチＢ１を完全に満たすのに必要なビットを超えたＮＥビット を一時的に記憶する。このＮＥビットはそれからラッチＢ１の内容が出力ラッチ ２２４に移されて空になった後、ラッチＢ１に入力される。この後者の動作はス イッチ２１８を使用して行われ、以下において詳細に説明する。

スイッチ２１０はシフター２００の出力を結合するように機能する。シフター２ ００の出力にはコードワードがその時供給されているか、または次に続くクロッ クサイクルにおいて予想される。また、スイッチ２１０はシフター２００の出力 を、ラッチＢ１は少なくともＮビットがう１．チＢ１およびＢ２にラッチされる まで前のクロックサイクルにおけるコードワードを受信したラッチＢ１から切り 離すように作用する。例えば、第６図において、スイッチ２１０は時刻Ｔ１にお いて、７ビツトを時刻Ｔ１の前にラッチＢ１に供給した導体２０２の最初の７本 のラインを開放、すなわち切り離す。残りのスイッチは閉じている。

時刻Ｔ１において切り離す理由は次の通りである。シフター２００が時刻Ｔ１に おけるＥクロックパルスの発生時に最初の７つの出力がラッチＢ１に結合された まま残っていたとすると、次のコードワードＸ２％例えば１２ビツトのコードワ ードがラッチＢ１にクロック入力されて、ラツチＢ１から７ビツトのコードワー ドはラッチアウトする。

しかしながら、そうでない場合には、シフター２００のデータはラッチＢ１にラ ッチされる。シフター２００はこの時最初の７つの出力にビットを有していない ので、これらの最初の７つのビットは失われる。従って、スイッチ２１０はラッ チＢ１のこれらの最初の７位置をシフター２００から切り離す。しかしながら、 時刻Ｔ２の次のクロックパルスの発生時に次の１２ビツトがラッチＢ１にロード された場合にラッチアウトされる最初の７ビツトがラッチＢ１に保持されている という問題が残っている。この解決方法はスイッチ２１８を介してこの７ビツト をラッチＢ１に戻すことであるが、これについては以下に説明する。

スイッチ動作について第４図を参照して以下に説明する。

ＲＯＭ）ランスレータ２１１は導体３１０および３１２上に制御部２０６から発 生するアドレスを受信する。時刻Ｔ１における導体３２２」二のＦクロック信号 は低レベルであり、トランスレータ２１１の出力１．２および３は導体３２２を 介（７てトランスレータ２１１に供給今れるコードを導体ＡＮｚ上のスィッチ２ １０制御信号に解読する。トランスレータ２１１から供給されるこの信号は時刻 ＴＩにおいてスイッチ２１０の最初の７位置を開放し、残りの１３３位置閉成し たままにしておく。１２ビツトのコードワードＸ２はスイッチ２１０の閉じた接 点を介してシフター２００のシフトされた位置から時刻Ｔ２においてＢ２の順序 位置に設定される。

しかしながら、時刻Ｔ１において、１２ビツトのワードＸ２はラッチＢ＋にラッ チされず、第７図の状態２で示すようにラッチＢ１の入力のところにある。第７ 図において、円内の矢印はデータがラッチされることを示し、）１イフンは次の クロックでラッチされるようになっているデータを示している。前の７ビツトの コードワードを示す値７に加えられた、１２ビツトのコードワードであるＸ２を 示す値１２は、シフター２００の７位置のシフトを指定するアドレスを制御部２ ０６から発生する。トランスレータ２１１に供給されるこのアドレスは第６図の スイッチの最初の７位置を開放し、残りの位置を閉成したままにしている。１２ ビツトは時刻Ｔ２においてＥクロックパルスによってラッチＢ１にラッチされる 。ラッチＢｌから前にラッチアウトされた最初の７ビツトについての動作は、時 刻ＴＩにおいてラッチアウトされたとき、この最初の７ビツトをスイッチ２１８ を介してラッチＢ１の入力に再循環することである。また、時刻Ｔ２において、 これらの最初の７ビツトはラッチＢ１に再びラッチされて、全体で１９ビツトに なる。これらの状態は第７図の状態図の状態１および２によって示されている。

状態１においては、ワードＸ１はラッチＢ１の入力のところにある（Ｘ＋　Ｂ＋ １）。状態２においては、ワードＸ２は時刻Ｔ１においてラッチＢ１にラッチさ れ（Ｘ　＋　−Ｂ　＋　）　、ワードｘ２はラッチＢ１の入力のところにある（ Ｘ２　ＢＩＩ）。

ラッチＢ１の出力は導体２２２に供給されるとともに、出力スイッチ２１８およ び導体２２０を介してラッチＢＩの人力導体２１６に供給される。また、ラッチ Ｂ１の出力は出力ラッチ２２４に供給される。ラッチＢ１はＮ本の出力を有し、 この出力は導体２２２のＮライン上に並列に供給される。しかしながら、ラッチ Ｂ１のビットがＮ未満である場合には、Ｆクロックは低レベルであり、ラッチ２ ２４は動作しない。

シフター２００を通って処理された最初のＮビットを構成する所与の組のコード ワードのＮを超えるＮεビットは導体２０４を介してラッチＢ２に処理される。

ラッチＢ２の出力は導体２２６上のに一１本のラインに供給され、これはラッチ Ｂ２のビットをスイッチ２１８および導体２２０を介してラッチＢｌの入力に位 置順に供給される。このとき、Ｆクロックは高レベルであるので、ラッチＢｌの ビットはラッチ２２４にラッチされる。スイッチ２１８は最初のＮＥ個のラッチ 位置にあるラッチＢ２のビットを、これらのデータワードが最初にシフター２０ ０からラッチＢ２に格納されたときと同じ相対位置において導体２１６を介して ラッチＢ１に再循環させるように機能させる。スイッチ２１８はＲＯＭ）ランス レータ２１２によって制御される。トランスレータ２１２は６つの出力導体を有 し、その各々は導体ＡＮｊ上に制御信号を供給する７つの状態を表している。ト ランスレータ２１２は導体３１０′および３２２上のアドレスを、スイッチ２１ ８を動作させるための導体ＡＮｚ上の制御信号に変換する。

上述したように、最初の７ビツトがラッチＢ１にラッチされたとき、次の１２ビ ツトはシフター２００によって７位置だけシフトされ、スイッチ２１０を介して ラッチＢｌの人力に伝達される。これらの１２ビツトが時刻Ｔ２においてラッチ Ｂ１にラッチされると、ＲＯＭ）ランスレータ２１１および２１２にそれぞれ供 給されるアドレスはスイッチ２１０の最初の７位置を開放し、スイッチ２１８の 最初の７位置を閉成する。この結果、コードワードＸ２の１２ビツトはラッチＢ １にラッチされ、前にラッチＢ１にあったコードワードｘ１はスイッチ２１８の 閉じた最初の７つの位置を介してラッチＢ１の最初の７位置に再循環される。ス イッチ２１０の最初の７位置の開放状態はデータ・ビットをもっていないシフタ ー２００の最初の位置によってこれらの最初の７ビツトが失われることを防止し ている。

時刻Ｔ２においては、ラッチＢ１は１９ビツトを有する。

次のコードワードＸ３が時刻Ｔ２においてシステムによって受信され、このＸ３ が３ビツトであると仮定すると、シフター２００は１７位置シフトされる。この ３ビツトのコードワードの１ビツトは導体２０２の第Ｎ番目の位置に供給され、 残りの２ビツトは導体２０４のＮ＋１およびＮ＋２のシブターの位置に供給され る。導体２０２上の１ビツトはスイッチ２１０を介してラッチＢ１の第２０番目 の入力に供給され、導体２０４上の２ビツトは直接ラッチＢ２に供給される。第 ７図の状態３を参照されたい。ラッチＢ１の入力のビットはコードワードＸ３′ と称し、ラツチＢ２の入力のビットはコードワードＸ３′と称する。この３ビツ トは時刻Ｔ３において次に発生するＥクロックパルスでラッチＢ１およびＢ２に ロードされる。いま、ラッチＢ１はＮビットがロードされ、ラッチＢ２は２ビツ ト（ＮＥ　）を有する。Ｆクロックは第２図の遅延回路２０７によって第６図に 示すように半クロック・サイクル遅延され、出力ラッチ２２４に供給される。ラ ッチ２２４はラッチＢ＋の２０ビツトを遅延したＦクロックパルスによってデー タ導体２６に出力する。

ラッチＢ２の２ビツトはスイッチ２１８によって導体２２０を介してラッチＢ１ の最初の２位置に再循環する。このために、シフター２００がトランスレータ２ ０８に供給される制御出力３１０′上のアドレスに応答して０位置から２位置だ けシフトしたことによって、次に受信するコードワードが０位置から下方に２位 置だけシフトされる。これは−例として４ビツト長と仮定されている第６図に示 す次のコードワードＸ４をラッチＢ、の第３ないし第７人力位置に設定する。従 って、時刻Ｔ４において、ラッチＢ２の２ビツト長のコードワードはスイッチ２ １８を介してラッチＢ１の入力に出力され、スイッチ２１０は最初の２位置で開 放され、シフター２００は制御部２０６からトランスレータ２０ｇに供給される ２ビツトのアドレスに応答してＲＯＭ　）ランスレータの制御信号によってシフ トを行う。

スイッチ２１０の最初の２位置が開放して、ラッチＢ１が最初の２ビツトのデー タを失うことを防止する。この処理は次に続いて発生する全てのコードワードに 対して続けられる。

第４図には、スイッチ２１０および２１８の一例がＴＳとして示されているトラ イステー１’　（ｔｒｌｓｔａｔｅ）素子を使用して示されている。トランスレ ータ２１１からの各ラインは別々のトライステート素子に供給され、ラッチＢ１ の対応する各入力ＩＩ−ＩＮへのデータの入力を制御している。トライステート 素子は閉成（オフ）しているかまたは開放（オン）している。

素子４０２ないし４０２．はそれぞれトランスレータ２１２によって制御される 。トランステート素子４０２乃至４０２ｏはラッチＢ１の出力０１乃至ＯＮを制 御する。トライステート素子４０４ないし４０４ｎはそれぞれラッチＢ２の出力 ０１ないしＯＫ−１を制御する。−例として、導体２０２のラインＥｌは導体Ｊ １およびトライステート素子４００を介してラッチＢ１の入力１１に接続されて いる。導体Ｅ２は導体Ｊ２およびトライステート素子４０１を介してラッチＢ１ の人力Ｂ２に人力として供給される。

ＲＯＭトランスレータ２１１は導体Ｐ１を介して素子４００を制御し、トライス テート素子４０１は導体Ｐ２を介して制御されるという具合いである。入力１１ に対応するラッチＢｌの出力０１はトライステート素子４０２を介して導体Ｇ１ に供給され、そのトライステート素子４０２はラインＣ１を介してトランスレー ト２１２によって制御される。導体Ｇ１は導体Ｊ１に接続され、位置１における ラッチＢ１のデータ・ビットはトライステート素子４０２を介して入力１１に再 循環され、ラッチＢ１に入力される。信号がこのように循環する場合、トライス テート素子４００は開放（オフ）している。同様にして、ラッチＢ１の出力のト ライステート素子の各々はデータビットをこれらの出力に対応するラッチＢ１の 入力に戻している。第６図に示すように再循環しているこれらのビットに対応す る入力側のトライステート素子４００−４００ｎは開放（オフ）している。

Ｎを超えるＮＥビットがラッチＢ２に供給されたと仮定すると、これらのビット はその発生時にラッチＢ２に入力される。時刻Ｔ３において第２図の制御部２０ ６によって少なくともＮビットが検出されると、ラッチ２２４は時刻Ｔ３より半 りロック分遅れてラッチＢ１のＮビットを出力データ導体２６に出力する。これ は第７図の状態４から状態５への変移によって示されている。トライステート素 子４０２−４０２ｎはすべてオフであり、ラッチＢ１のビットがラッチＢ１の入 力に戻されることを防止している。トライステート素子４０４および４０４１は 閉成（オン）しており、ラッチＢ２に対応する残りの全てのトライステート素子 は開放（オフ）している。

次のクロックパルスＴ４においては、ラッチＢ２の２ビツトはトライステート素 子４０４および４０４１を介し、更に導体Ｈ１およびＨ２ないし導体Ｊ１および Ｉ２を介してラッチＢ１の入力に循環され、これらの２ビツトはそれぞれ該ラッ チの入力１１およびＩ２に供給される。この時、シフターは２位置だけシフトし ているので、２位置シフトされた入力コードワードはラッチＢ１の第３以降の位 置にラッチされる。次のコードワードＸ４は４ビツトであるので、これらの４ビ ツトは開成（オン）するスイッチ２１８の次の４つのトライステート素子を介し てラッチＢ１の次の４つの位置を占有する。このように、トライステート素子は オンおよびオフして、ラッチＢ１にロードする。ラッチＢ２のビットがＮビット の次のグループを構成するためにラッチＢ１に再循環される場合、２０ビツトの コードワードは遅延した時刻Ｔ３においてラッチ２２４にラッチされる。

第５図において、半クロック・サイクル遅延したＦクロックはＲＯＭ５０２のロ ケーション５００−５００．の１つをアドレスする書き込みレジスタ５０４に供 給される。

ＲＯＭ５０２は１６にのロケーション（４０にバイトの容量）を有し、各ロケー ションはＮビット（２，５バイト）の容量を存している。ＲＯＭ５０２に供給さ れるＮビットの各グループはロケーション５００−５００．の１つを完全に満た す。書き込みレジスタ５０４は次に続くＮビットのグループを連続したロケーシ ョンに書き込むために周知の方法でロケーションの各々を自動的に順序制御する 。読み出しレジスタ５０６は周知の方法で順次相次ぐロケーションから情報を読 み出す。読み出しレジスタ５０６はＲＯＭ５０２の２０ビツトのワード・グルー プを出力バス５１Ｏに出力させる。この２０ビツトのワードは並列−直列変換器 ５１１に供給され、この変換器はこれらの連続した２０ビツトの並列ビット人力 を導体５１２上の直列な流れに変換する。

シフター２００のシフト位置のために、符号Ｘ、／を有する１ビツトを表すコー ドワードＸ３の部分はラッチＢ１の入力にあり、符号Ｘ２′を有する同じコード ワードＸ２の第２の部分はラッチＢ２の入力にある。時刻Ｔ＠において次のクロ ックパルスが発生すると、コードワード部分Ｘ、／はラッチＢｌにラッチされ、 半クロツクパルス遅延した時刻Ｔ３において出力される。遅延した時刻Ｔ３にお いて、コードワードＸ　Ｉ　＋　Ｘ　２およびコードワード部分Ｘ３′は単一ク ロックパルスで出力される。しかしながら、時刻Ｔ３において、上述したように 、コードワード部分Ｘ３’はラッチＢ２にラッチされ、コードワードＸ４は第２ 図のシフターのシフト位置をを介してラッチＢ１の入力に供給される。時刻Ｔ４ においてクロックパルスが発生すると、コードワード部分Ｘ３′はラッチＢ２か ら第４図のスイッチ２１８のトライステート素子を通ってラッチＢ１にラッチさ れる。また、コードワードＸ４はラッチＢ１にラッチされ、コードワードｘ５は ラッチＢ１の入力に供給され、次の入力ラッチ・クロックパルスを待機する。時 刻Ｔ５において、ＥクロックパルスはラッチＢ１からのコードワードＸ３’およ びＸ４をスイッチ２１８を介して再びラッチＢｌ　にラッチし、コードワードＸ ｓはコードワード部分Ｘ３′およびコードワードＸ４に対してシステムで受信し た順序位置でラッチＢ１にラッチされる。

この時点において、第６図に示すように、コードワードＸ３′部分が２ビツトを 表し、コードワードＸ４およびＸｓがそれぞれ４ビツトおよび５ビツトを表すと 仮定すると、全体で１１ビツトがラッチＢｌ　にロードされ、コードワードＸ６ はラッチＢ１にロードされるべく待機する。この処理が続けられ、レート・バッ ファ３０のメモリにＮビット・ワードのグループを繰り返し出力する。

第１図において、ビデオ信号の信号源はエンコーダ１８によって符号化されるも のとしている。しかしながら、ビデオ以外の他の種類の信号をグループ化装置２ ５でグループ化してもよいことを理解されたい。更に、異なるビデオ信号を多重 化し、これらの異なるビデオ信号をＮビット・グループにグループ化して異なる レート・バッファ（図示せず）に送る多重スイッチ（図示せず）をシステム２５ に設けてもよい。これはシステム２５を使用して異なるビデオ信号のデータまた は他の種類の信号を異なる出力にグループ化する。トライステート素子のスイッ チを例示したが、実際の用途に従って他の種類の素子を使用してもよい。

と１団ｌ垣 ｈν・４ 国際調査報告

Claims (29)

【特許請求の範囲】
1. １．入力信号の順次発生する可変長コードワード・データをチャンネルを介した その後の伝送用に、各々Ｎビットの記憶容量を有する複数のデータ格納ロケーシ ョンを含むメモリ手段に効率的にパックする装置であって、コードワードの長さ に従って１つ以上のコードワードの部分を有する前記順次発生するコードワード のビットを、複数の前記順次発生するコードワードのビットの発生順に並列Ｎビ ットの第１のグループにグループ化するグループ化手段と、 少なくとも前記Ｎビットがグループ化された時を決定し、該Ｎビットのグループ を出力する決定手段と、前記Ｎビットのグループを構成するコードワードが余分 なビットを有しているとき、この余分なビットをその発生順に構成し、この構成 された余分なビットと次に受信するコードワードとでＮビットの第２のグループ を形成し、こうして各グループ中のコードワードの長さに関係なく、並列Ｎビッ トのその後のグループを繰り返し構成する構成手段と、 を含む前記装置。
2. ２．前記コードワーざは、１つのコードワードの部分がＮビットの相次ぐ異なる グループ内に統計的にランダムに入るような長さを持つコードワードである請求 の範囲１記載の装置。
3. ３．前記決定手段は、受信したコードワードの長さに応じて、１）少なくともＮ ビットを有する相次いで受信したコードワードの累算長、２）相次いで受信した 第Ｎ番目のビットの発生、および相次いで発生したコードワードによりＮを超え るビットがある場合には、そのＮを超えたビット数、を表す制御信号を発生する 手段を含み、前記グルーブ化手段および前記構成手段は各々前記制御信号に応答 して動化する請求の範囲１記載の装置。
4. ４．前記グループ化手段はＮビットを受信する第１のラッチおよび前記余分なビ ットを受信する第２のラッチを含み、前記グループ化手段は更に相次いで受信し たビットの位置を前記ラッチにおいて受信した位置順にシフトするビット位置決 め手段を含む請求の範囲１記載の装置。
5. ５．前記構成手段は、前記第１のラッチ内のＮビットのグループが出力された後 、前記第２のラッチ内の前記余分なビットを発生位置順に前記第１のラッチに転 送するスイッチ手段を含む請求の範囲４記載の装置。
6. ６．入力信号の順次発生する可変長コードワード・データをチャンネルを介した その後の伝送用に、各々Ｎビットの記憶容量を有する複数のデータ格納ロケーシ ョンを含むメモリ手段に効率的にパックする装置であって、入力に供給される前 記可変長コードワード入力信号に応答して、前記可変長コードワードをＮビット 長のデータ・グループに構成し、該データ・グループの各々がそのデータ・グル ープのデータの最初の所与の発生順序に従って順序位置にコードワード・データ を含むようにするデータ・グールブ化手段と、 第３の所与の順序で前記メモリ手段に格納するために第２の所与の順序で前記グ ループ化手段から前記グループを出力し、各グループ毎に別々の対応するロケー ションに格納して、データを有する各データ格納ロケーションが単一のクロック パルスで容量まで満たされるようにする出力手段と、 を含む前記装置。
7. ７．前記第１，第２および第３の所与の順序の各々が前記信号におけるコードワ ードの発生順を示している請求の範囲６記載の装置。
8. ８．前記データ・グループ化手段は、前記入力信号に応答して、第１のＮビット ・グループの受信を示す第２の信号を発生する第１の手段と、少なくとも前記第 １のグルーブが受信されるまで前記入力信号のデータを記憶する記憶手段を有し ている第２の手段とを含み、前記出力手段は、前記第２の信号に応答して、前記 受信した第１のグループを出力する手段を含んでいる請求の範囲６記載の装置。
9. ９．前記記憶手段は、前記第１のグループの出力後、前記第１の所与の順序で前 記入力信号からのデータ・ビットを順次記憶し、前記記憶手段内で第２のグルー プを形成するように構成された手段を含み、前記第１および第２のグループが同 じコードワードの部分を含んでいる請求の範囲８記載の装置。
10. １０．前記データ・グループ化手段は、前記入力信号のデータを並列に受信する 手段を含み、前記出力手段は、前記各グループからのデータを並列に出力する手 段を含む請求の範囲６記載の装置。
11. １１．前記グループ化手段は、少なくともＮビットのデータが並列に構成される まで、順次発生するコードワードの位置を並列にシフトするシフト手段と、前記 のシフトされた少なくともＮビットの発生に応答して、前記少なくともＮビット を示すグループ信号を並列に発生する手段と、前記シフトされたコードワードを 受信するラッチ手段とを含み、前記ラッチ手段は前記グループ信号に応答して、 前記受信した少なくともＮビットをＮビットのグループとして出力する請求の範 囲６記載の装置。
12. １２．前記ラッチ手段は、前記Ｎビットの構成されたデータを受信する第１のラ ッチ、前記少なくともＮビットのデータが前記第１のラッチで累算されるまで、 前記第１のラッチからのデータを前記第１のラッチへ再循環するスイッチ手段と 、Ｎを超える構成されたデータ・ビットを受信する第２のラッチと、Ｎビットの グループが前記第１のラッチから出力された後、前記第１の順序の発生順に前記 第２のラッチ内のビットを前記第１のラッチ内に位置決めする手段とを含む請求 の範囲１１記載の装置。
13. １３．前記データ・グループ化手段は、並列の少なくともＮビットが累算される まで前記受信したコードワードを並列にシフトするシフト手段と、前記シフトさ れた少なくともＮビットを並列に受信する第１および第２のラッチを有するデー タ累算手段とを含み、前記第１のラッチはＮビットを並列に受信し、前記第２の ラッチはＮを超えるビットを並列に受信し、前記データ・グループ化手段は更に 、前記入力信号における相次ぐＮビットの発生に応答して該Ｎビットを前記第１ のラッチに出力し、かつ前記第２のラッチ内のＮを超えるビットを前記第１の所 与の順序で前記第１のラッチに再位置決めする手段を含んでいる請求の範囲６記 載の装置。
14. １４．前記データ累算手段は、各々が前記シフトされたＮビットのうちの異なる ビットを第１のラッチのＮ個の位置のそれぞれの対応する位置に選択的に結合す るＮ個の第１のスイッチと、各々が前記第１のラッチの出力の前記Ｎ個の位置の うちの異なる位置を前記第１のラッチの入力にそれぞれ選択的に結合する複数の 第２のスイッチとを含み、前記第２のラッチは、各々が受信されシフトされた異 なるビットおよび第１のラッチの異なる位置に対応する複数のラッチ位置を有し 、前記データ累算手段は更に、各々が第２のラッチの異なる位置を第１のラッチ の対応する入力に選択的に結合する複数の第３のスイッチと、Ｎビットが前記グ ループ化手段で受信されるまで各コードワードの発生に前記第１のラッチ内のビ ットをその順次位置で該第１のラッチ自身に再循環し、かつＮビットが第１のラ ッチから出力された後、受信の順番に基づく順序位置で前記第２のラッチ内のビ ットを第１のラッチに設置する制御信号発生手段とを含んでいる請求の範囲１３ 記載の装置。
15. １５．入力信号の順次発生する可変長コードワード・データをチャンネルを介し たその後の伝送用に、各々Ｎビットの記憶容量を存する複数のデータ格納ロケー ションを含むメモリ手段に効率的にバックする装置であって、前記入力信号を受 信するとともに制御信号に応答して、前記受信した入力信号の情報ビットを、一 連のコードワードの累算され受信されたコードワード・ビットに対応する少なく ともＮ個の並列位置にシフトするシフト手段と、前記制御信号に応答して、前記 シフト手段によって受信された順序で前記一連のコードワードのシフトされた多 くてもＮビットを並列に記憶する第１の手段と、前記制御信号に応答して、前記 一連のコードワードにおいてＮを超えている前記シフトされたビットを並列に記 憶する第２の手段と、 前記制御信号に応答して、Ｎを超えた前記記憶されたビットを発生の順序位置で 前記第２の手段から前記第１の手段に移動させ、前記Ｎビットを前記第１の手段 から出力させるスイッチ手段と、 前記各コードワードの受信に応答して前記制御信号を発生する制御信号発生手段 と、 を含む前記装置。
16. １６．前記制御信号発生手段は、前記Ｎビットの受信を示すクロック信号を発生 する手段と、その時受信しているビットが全体で少なくともＮビットであるコー ドワードの累算されたビットの大きさを示すワード長信号を発生する手段とを含 み、前記の第１および第２の手段ならびにスイッチ手段は前記クロック信号およ び前記ワード長信号に応答する手段を含んでいる請求の範囲１５記載の装置。
17. １７．前記スイッチ手段は、前記制御信号に応答して、１）その時受信している 前記シフトされたコードワードを受信の順序位置で前記第１の手段に供給し、２ ）前記第１の手段にその時記憶されているビットを前記第１の手段から出力して 再び該第１の手段へと循環させ、３）少なくともＮビットが前記第１の手段に累 算されるまで、該１）および２）の動作を繰り返す手段を含んでいる請求の範囲 １６記載の装置。
18. １８．前記スイッチ手段は更に、前記制御信号に応答して、前記少なくともＮビ ットの発生時前記第２の手段内のＮを超える前記シフトされたビットを前記第１ の手段に供給する手段を含んでいる請求の範囲１７記載の装置。
19. １９．前記シフト手段は相次ぐ順番を付けられたシフト位置を有し、前記シフト 手段は、前記制御信号に応答して、相次ぐ少なくともＮビットが受信されるまで 前記シフト手段が各受信されたコードワードを、前に受信したコードワードのコ ードワード長とＮを超えるビットとの累算された和に対応する量だけシフトする ように前記シフト手段を作動する第１のアドレス手段を含み、前記制御信号発生 手段は前記Ｎビットを超えたことを示す制御信号を発生して、前記シフト手段を ゼロ位置から前記Ｎビットを超えた値に対応する量だけシフトさせる請求の範囲 １５記載の装置。
20. ２０．前記第１および第２の手段の各々は、前記シフトされたビットを記憶する ラッチ手段を含み、前記スイッチ手段は、前に受信したコードワード長に対応す る量だけ前記シフト手段から前記第１の手段への経路を閉成する第２のアドレス 手段と、前記Ｎビットを超えるビットが受信されるまで前記ラッチ手段のラッチ 出力からその対応する入力までの経路を開放する第３のアドレス手段とを含み、 該第３のアドレス手段は前記第２の手段内に記憶されているビットの対応する順 序位置で前記第２の手段の出力を前記第１の入力に結合する請求の範囲１９記載 の装置。
21. ２１．前記第１，第２および第３のアドレス手段は同じ制御信号に応答する手段 を含んでいる請求の範囲２０記載の装置。
22. ２２．前記制御信号発生手段は、１）受信したコードワード長信号をその前に受 信したコードワード長信号と加算して和信号を発生し、２）前記和信号の長さが Ｎ以上であるかどうかを決定し、３）Ｎより大きい場合、前記和信号からＮを減 算して前記減算信号を発生する手段と、少なくともＮを表す前記和信号を示すク ロック信号を発生し、かつ該クロック信号および前記減算信号を前記制御信号と して出力する手段とを含む請求の範囲１５記載の装置。
23. ２３．前記制御信号発生手段は、前記Ｎビットの出力動作を表すクロック信号を 発生する手段を含み、前記メモリ手段は、前記クロック信号に応答して、対応す るロケーションに前記出力されたＮビットを格納する手段を含む請求の範囲２２ 記載の装置。
24. ２４．第１の所与の順番でランダムに発生する異なる長さの相次いで発生するコ ードワードを形成する手段であって、各コードワードは情報信号を表し、これら のコードワードのビットは複数のビットが並列になっており、前記コードワード のビットは第２の所与の順番で発生するようになっている前記手段と、 前記相次いで発生するコードワードを前記第１の所与の順番のＮビットの複数の グループに構成するデータ・グループ化手段であって、各グループは前記コード ワードのビットを前記第２の所与の順序で有し、前記グループは前記コードワー ドの相次ぐ発生を表す第３の順番で構成されている前記データ・グループ化手段 と、 を組み合わせて含むデータ伝送システム。
25. ２５．前記グループを複数の対応する格納ロケーションに格納する手段を更に含 み、前記ロケーションの各々は異なるグループを記憶する請求の範囲２４記載の データ伝送システム。
26. ２６．各格納ロケーションはＮビットの記憶容量を有している請求の範囲２４記 載のデータ伝送システム。
27. ２７．データ・システムにおいて、入力情報信号のデータをデータ・ビット・グ ループに構成する手段を含み、該手段が、 それぞれデータ・ビットを受信する複数の入力、およびそれぞれ異なる入力に対 応し、受信データ・ビットを出力する同じ数の複数の出力を有する第１のラッチ と、開放状態および閉成状態を有し、前記情報信号のビットを前記複数の入力の 第１の部分に選択的に結合する第１のスイッチ手段と、 開放状態および閉成状態を有し、前記第１の部分の各ラッチ出力をそれぞれの対 応する出力に選択的に結合する第２のスイッチ手段と、 前記信号からのデータ・ビットを、前記第１の部分のいずれからとも異なり且つ 前記第１の部分のいずれをも含んでいない前記ラッチの第２の部分に供給する手 段と、前記第２の部分のラッチ出力を前記第１の部分のラッチ入力に選択的に結 合する第３のスイッチ手段とを含んでいることを特徴とするデータ・システム。
28. ２８．前記第１の部分の第１のラッチ出力に結合された第２のラッチ、および前 記第１の部分がデータで満たされたとき、前記第１のラッチからデータを前記第 ２のラッチに出力する手段を更に含んでいる請求の範囲２７記載のデータ・シス テム。
29. ２９．前記のデータを出力する手段は、前記第１および第２のスイッチ手段を開 放し、かつ前記第３のスイッチ手段を閉成する手段を含んでいる請求の範囲２８ 記載のデータ・システム。