JPH04504339A

JPH04504339A - 高速データパケットスイッチング回路および方法

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Publication number: JPH04504339A
Application number: JP2505286A
Authority: JP
Inventors: キアッパ，ジェイ．ノエル
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Priority date: 1989-03-31
Filing date: 1990-03-23
Publication date: 1992-07-30
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 μｌ高速データパケットスイッチング回路および方法免豆立１１本発明はデータ通信網に関し、詳述すると、データ通信網においてデータバスを通じてデータパケットの流れを導（のに使用するパケットスイッチに関する。

データ通信網においては、データパケットスイッチがデータパケットを一方のノードから別のノードへと導く、パケットスイッチに関するスルーブツトはこのスイッチを通る単位秒当りのデータパケットの数またはビット数のいずれでも測定できる。標準的なトラヒックではパケットの内容量ないしバルクは少ないので前者の基準が重要である。ところが、トラヒックがパケットサイズにより重み付けられるとき、データの内容は大きなデータパケットとして搬送される。このように大きな塊のデータパケットの転送では後者の基準がより重要である。

スルーブツトの測定においてこのことは以前から引き続いていた対立であった。

たとえば、パケットをスイッチするのに必要とされる仕事の量はパケットサイズによらずほぼ一定である。

パケットスルーブツトのこれらの基準の両方についての平均所望値は、コンピュータ能力の他の基本的な基準の増大に応じて、急激に増大している。データ転送量が増加するに応じて、これに対応して増加するより高いスルーブツト速度が必要とされる。経験が新規なシステムで獲得されるに応じてデータ転送量の増加が生じ、増大する需要とともにより多（の応用が開発されている。また、科学技術をすばや（転換することは、基本的な基礎となるデータ転送資源を非常に廉価にする。たとえば、ファイバオブチックスは、単位秒当りギガバイトの範囲のデータ速度を提供する。最後に、大きなシステム編成における多（の困難な問題が資源の自由な消費により回避できる。この種の資源のコストの通常の低減は資源の自由消費をして種々のシステム条件を満足させるのに魅力のある方法としてきた。

それゆえ、パケットスイッチにおいて現在入手可能なものよりも相当に高いスルーブツト速度に対する必要性が現在要求されている。現在のスイッチよりも２桁以上速度の高いスイッチが必要とされるであろうように思われる。

本発明は、しばしばパケットスイッチとして普通にそして混同して言及される２つの種類の装！とは相当に異なるある種別のパケットスイッチに向けられるものである。

第１種のパケットスイッチはディジタル電話交換で普通に使用されているものである。このパケットスイッチは、電話交換磯なと単一ステーションの装置間でバケツトを転送するよう企図されているものである。これらのシステムにおいてパケットの形式ないしフォーマットはスイッチのハードウェアをできるだけ簡単にするように選択され、そしてこれは通常、パケットがハードウェアによる直接的な使用が企図されるフィールドを含むことを意味する。（たとえば、ふ（そう制御などの領域における）この種別のスイッチの能力はスイッチのハードウェアを簡素に維持するために非常に制約を受ける。

第２種のパケットスイッチはＸ、２５ネツトワークなどのネットワークで使用される。いくつかの意味においてこれらのスイッチは前述のスイッチとはほとんど異ならないが相当な違いがある。これらのスイッチにより取り扱われるパケットの形式（すなわちプロトコル）は非常に複雑である。プロトコルはできるだけ制限が少ない環境において且つ非常に大きなシステムにおいて働く（それゆえ、広範囲のサービスを提供する）よう企図されるので、多大の複雑さが必要である。

上述の第１種のスイッチにより解釈されるフォーマットは、ハードウェアの容易な実施のために選択されるけれども、この第２種のスイッチにより取り扱われるデータパケットは通常（多大の複雑さを容易に且つ経済的に取り扱うことのできる）ソフトウェアにより解釈されるよう企図されている。

第３種のパケットスイッチにおいては、パケットプロトコルは、（非常に高速のローカルエリアネットワーク（ＬＡＮ）と低速で長距離の２地点間回線との混合物など）多くの非常に非類似のリンクを有する非常に大きなデータ網で使用するのが企図される。この種のプロトコルの例が、米国が設計したＴＣＰ／ＩＰおよび国際標準機構（Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｔａｎｄａｒｄｓ　Ｏｒｇａｎｉｚａｔｉｏｎ）のＩ　Ｐ／ＣＬ　Ｉ　ＮＳのプロトコルである。

さらに、（ルート指示器と呼ばれる）この第３種のパケットスイッチは複数のプロトコルを同時に取り扱うことが多い、非常に多くの人間の言葉があるように、多くのコンピュータプロトコルがある。全ての人間の言語を取り扱うのには単一の電話リンクおよび交換機のセットで十分であるけれども、コンピュータ通信システムにおれ、それゆえ、それぞれのプロトコルでデータを正しく取り扱うことができるためには、そのプロトコルの詳細のい（つかを理解しなければならない、ルート指示器は、パケットがスイッチを通過するに応じて相当に複雑な変化をパケットへ与えなければならないことが多い。

本発明が主として関係するのはこの後者の種類のパケットスイッチである。現在の従来パケットスイッチ設計においては、プログラムされた汎用プロセッサが、それぞれのパケットがネットワークインターフェースを越えて到着するに応じてそれぞれのパケットを検査しそしてパケットを処理する。パケット処理は、データバスにおける次の通信リンクの向こう側への伝送を行なうために、外向きネットワークインターフェースへの割り当てを必要とする。この包括的なアーキテクチャに基づいて高速パケットスイッチを構築する試みが行なわれているけれども、試みはそれほど成功してはいない。一つの方法が高速のプロセッサを使用することであり、別の方法がソフトウェアが速（走行するようにすることであり、さらに別の方法が複数プロセッサを処理タスクに適用することである。これらの方法はすべて以下に述べる理由によって要求を満足させるのに失敗している。

高速のプロセッサを使用する方法は、パケットスイッチが将来取り扱うトラヒックがそのトラヒックの発生に使用されたユーザのプロセッサの速度に依存するので、プロセッサに依存した（将来の）需要に単に追従するにすぎない、パケットスイッチのプロセッサと同様これらユーザのプロセッサもほぼ同様の速さで速度が増大しそれゆえ現在のパケットスイッチに優る、トラヒックロードと比較しての将来のパケットスイッチの能力の何らの全体的な増大も得られない。さらに、この方法は、広範囲の拡散使用に関してコスト的に有効ではないので実用的でない。たとえば、互いに離れた２つの高速機械がすべて等しく能力が高い中間のスイッチを有しなければならず、このような高価なスイッチの大きなスケールでの配備は実用的ではなさそうである。

たとえば過剰の命令を除去することやアッセンブリ言語でコードを書き込むことなどによりソフトウェア自身の実行速度を高める方法は実行速度の増大がそこを越えては行なわれ得ないある限界に達する。結果的に得られる利益は通常少な（（数パーセント）またソフトウェアのこの種の改変の技術的コストは長期間で重大である。

「プロセッサの隘路障害ないしボトルネック」を回避する複数のプロセッサの使用は多少の利益を与えるが同様に限界を有する。パケットを送るコードパスが与えられれば、そのバスを多くのステージへ分離することは受け入れがたい。ネットワーク入力、プロトコル機能およびネットワーク出力の３つが標準的である。

この制限についての理由は、限定されたタスク分割の数を越えて種々のプロセッサインターフェースに課されるオーバーヘッドである。すなわち、ある点の後、インターフェースオーバーヘッドの増加は、追加のステージから得られる節約を阻害する。これは種々の構成要素をしっかりと統合することに対する要請のゆえにとりわけ正しい、たとえば、プロトコルレベルでのふくそう制御は、出力装置との緊密な調整を必要とする。さらに、インターフェースオーバーヘッドのコストは必要とされるインターフェースの複雑化によりさらに過酷になる。

それで一般的には、複数プロセッサ方式は、予想されたように、相当に増大するパケットスイッチング網のスルーブツトに対する解決方法ではない、このことは、技術的に高い評価を受けているグループによる、この方式を使用してパケットスイッチを構築しようとするいくつかの試みにより確認されている。多数のインターフェースにわたる集合的なスルーブツトが得られるけれども、これは実際には多数の小型スイッチを有することとほとんど違いがない、この方式を使用して単一列ないし単一ストリームの速度を相当に向上させることはあり得ないことがいままでのところ分かつている。

したがって、本発明の主たる目的は、費用を安価に維持するとともに回路の多大な複雑さを回避しつつデータパケットのスルーブツトを増加することである。

本発明の他の目的は、高いビットおよびパケットスルーブツト速度で、多数の入力列と多数の出力宛先およびラインおよび大小のデータパケットを取り扱うことができる高速データパケットスイッチング回路および方法である。

！旦≦と１幻本発明は、高速データパケットスイッチング動作を行なうための方法および装置に関するものである。スイッチング回路は、ソフトウェア制御される主プロセッシングユニットと、それぞれネットワーク路からまたはネットワークへ到来データパケット列を受信しまたは送出データパケット列を送信する複数のネットワークインターフェースユニットと、主プロセッシングユニットに応答してデータパケットを処理する複数のデータ列制御回路ないし流れブロックと。

主プロセッシングユニットと複数のインターフェースユニットと複数のデータ列制御回路とを相互に接続する回路とによって特徴付けられる。

主プロセッシングユニットは、ネットワークインターフェースユニットからそれぞれの新規なデータパケット列のデータパケットのうちの少な（とも最初の一つを受信し、これを処理し且つこのデータパケット列が、主プロセッシングユニットによる別途の介入または処理動作なしにデータ列制御回路により処理されるように割り当てるようになされている。この最初のパケットは、必ずしも「接続準備ないしセットアツプ」パケットまたは他のこれに類似した明白なスイッチに対する列への準備についてのいずれの指示に限られないことに注意されたい。この最初のパケットは無接続データグラムモデルにおいてはまさに別のユーザデータパケットであることが普通である。

本発明の特定の様相においては、データ列制御回路は、主プロセッシングユニットからのパターン設定信号およびネットワークインターフェースユニットからの到来データパケットに応答して、データ列制御回路により順次処理されるパケット列のうちこれらのパケットを識別するパターンマツチング回路によって特徴付けられる。データ列制御回路は、主プロセッシングユニットが送る制御信号に応答して、データ列制御回路のふくそう制御およびヘッダ修正・剥奪動作・事前未決定動作機能を制御する主プロセッシングユニット応答制御回路によって特徴付けられる。データ列制御回路は、パターンマツチング回路および主プロセッシングユニット応答制御回路に応答して、到来データパケット列のうちのデータ要素およびプロトコル要素を格納し且つ通信路に沿って送られるようにデータパケット列を出力するデータバッファによって特徴付けられる。

ネットワークインターフェースユニットは、本発明の一様相において、ネットワークインターフェース回路からチャンネルデータを受信しそしてこのチャンネルデータを相互接続回路構造体を介してデータ列制御回路および主プロセッシングユニットへ送信するとともに、相互接続回路構造体を介してデータ列制御回路および主プロセッシングユニットからネットワークデータを受イ言しそして受信データをネットワークチャンネルを通じての伝送を行なうために関連のネットワークインターフェース回路に与えるネットワークチャンネルおよびインターフェースアダプタと通信を行なうこのネットワークインターフェース回路によって特徴付けられる。

本発明の別の特定の様相において、ソフトウェアによって制御される主プロセッシングユニットは、中央処理装置と、バス回路と、ネットワークインターフェースユニットからの複数のデータ列のそれぞれを受信しバス回路へ接続された出力を有する複数の入力側記憶装置と、中央処理装置をバス回路へ接続する要素と、バス回路を介して中央処理装置からデータを受信しそして受信データをネットワークインターフェースユニットへ与える複数の出力側記憶装置とによって特徴付けられる。

本発明の方法は、入力データ列の第２および別のパケットの処理との関係で繰り返して使用される機能の一部を、高速データパケットスイッチング回路で使用される、ソフトウェア制御される主プロセッシングユニットから分離しそして当該機能の一部をハードウェア要素にて実施する段階によって特徴付けられる。

・　の　ｔ　日本発明の他の目的、特徴および利益は添付の図面を参照して叙述される以下の説明から明らかとなろう０図面において、第１図は本発明の特定の実施例による全パケットスイッチング回路の電気的なブロック図である。

第２図は本発明の特定の実施例による入力側相互接続回路のタイミング図である。

第３図は本発明の特定の実施例による出力側相互接続回路のタイミング図である。

第４図は本発明の特定の実施例による制御回路の詳細なブロック図である。

第５図は本発明の特定の実施例によるパターンマツチング回路の詳細なブロック図である。

第６図は本発明の特定の実施例による流れブロックの制御回路の詳細なブロック図である。

の　い　の　日背−一！本発明によれば、プロセッサソフトウェアにより先に遂行されていたパケット送り動作の選択された部分がプロセッサソフトウェアからパケットスイッチハードウェアへ移される。このようにしてプロセッサソフトウェアに対するロードないし負荷のすべてが「標準的なユーザデータパケット」について除去されそしてパケットスイッチハードウェアはプロセッサソフトウェアよりも相当に早い速度で動作できるので、相当な性能上の利益が実現できる。ところで、ソフトウェアで現在遂行されている機能の全てをハードウェアに変換するいずれの試みも不可能であろう。標準的なパケットスイッチが数百のコードラインを包含しておりそれゆえきわめて複雑である。このソフトウェアの全てをハードウェアで実施することは、ハードウェアのプログラム可能性、したがってソフトウェアシステムの問題の再導入を要求するかまたはハードウェア回路の御し難く且つ不経済な形態を要求するであろう。したがって、ハードウェアで効率よく且つ効果的に遂行できるソフトウェアのその量を選び、ソフトウェア機能のうち僅かではあるが効果のある部分だけをハードウェアへ移行させることが必要である。

標準的なパケットスイッチング装置のソフトウェアコードが仮にモニターされるとすれば、その殆どが稀にしか用いられない、パケットスイッチング装置における、枢要ではあるが僅かであるパケットの取り分ないし割り前を形成する制御トラヒックを取り扱うかまたは誤りを取り扱うことがそれである。ソフトウェアコードの殆どが（数パーセント）、パケットスイッチを通過する「標準的な」パケットの処理動作との関係では使用されない。パケットスイッチが取り扱う優勢なパケットを形成するのはそれはまさにこれらの「標準的な」パケットである。こうして本発明は、その一様相において、ハードウェアとして再現されるソフトウェアのこの部分を選択し、効率および支援の理由によりそうすることが適当なソフトウェアの残余の機能を残すことである。詳述すると、図示の実施例はできるだけ少ない数の回路要素を用いてこれを行うことを企図するものである。

ハードウェアとして再現されねばならない機能を移す一つの方法は標準的なデータパケット以外のパケットを取り扱うソフトウェアコードをハードウェアにおいて実施しないことである。ハードウェアで全ての標準的なユーザデータパケットを完全に取り扱う装！を製造することは実行可能性がある。これは現在の手段で獲得可能なものよりもはるかに高速のルート指示器を可能にするであろう。

ところで、その移行の水準ないしレベルが越えられても、別途観察が行われれば、さらに効率のよい実施例（本発明の図示の実施例）が生れる。単一のデータパケットの取り扱いにおいて、それぞれのパケットを送るのにい（つかの動作が必要である。本発明によれば、これらの送り動作の多くが、共通接続路の部分、すなわち共通のソースを有し且つしばしば同様の宛先を有するデータ列の部分、である個別のパケットに対して遂行されるとき、完全に繰り返して行われることが分かった。

こうして、パケットスイッチング装置でほとんどのバケッ）・が、数十個の類似のパケットがスイッチを流れる進行中のトランスファの部分である。通信システムの高いレベルで異なるパケットの意味は非常に異なるけれども、パケットスイッチに関係するパケットプロトコルの部分は運営はパケットごとに同じである。

こうして、パケットスイッチを通ずるトラヒック列についての情報の思慮深い保持がしばしば必要でもあり且つ有用である。

流れおよびふくそう制御などのある必要な機能を実施することが必要である。同様のトラフィック列に属するパケットついて同じ情報の反復性のある計算をしないようにすることが有用である。

パケットプロトコル層に与えられる機能の複雑さは増大しつつあるけれども、（ａ）ネットワークシステムが大きくなりつつありそれゆえ大きなネットワークシステムが正しく働（ようにするために多（の機構が必要とされること、（ｂ）ユーザのコミユニティ−がより洗練しつつあること、および（Ｃ）システムに付加的な機能が配備されることによりものであることを認識することが重要である。

多（の追加される機能はそれぞれのパケットに対して遂行されるので、この複雑さはパケットを送る際のコストに直接的な関係を有する。

Ｅ／Ｘ二互立且ｊしたがって本発明の図示の実施例は２つの重要な前提を使用して動作する。第１に、前記のトラフィック列が存在し且つ有用である程度に十分な持続時間であること。第２に、ネットワークのトラフィックの多数がトラフィック列にあること。これらの前提は両方ともたいていのデータ通信ネットワークを合理的に叙述するものである。

第１図を９照すると、本発明による特別のハードウェア１０が、一つのネットワークインターフェースから別のネットワークインターフェースへ向かう前もって識別されたパケット流れにおける「標準的な」パケットを送るのに必要なすべての仕事を行う。特別のハードウェア１０が処理しない全てのパケットが、たいていのパケットスイッチの中央処理装置によりランされる現在のソフトウェアコードに多少類似したソフトウェアコードをランする中央処理装置ＣＰＵ　１２を備えたソフトウェア制御が行われる主プロセッシングユニット１１へ通過せられる。もしパケットが新規なトラフィック列の一部であるようにみえれば中央処理装置１２は、そのパケットトラフィック列から別途のパケットを取り扱うのに必要なデータパラメータを特別のハードウェア１ｏに与える。

したがって、そのデータ列から認められるいずれの別途のパケットも特別のハードウェア１０により自動的に取り扱われる。

動作において、パケットスイッチは通常、入力網で到来パケットの低レベルネットワークヘッダを検査し、そのヘッダをパケットから除去する。パケットは順次適当な「プロトコル」のソフトウェアへ送られる。ソフトウェアは通常、誤りに関してパケットをチェックしパケットに対して一定のブックキーピング動作を行い、パケットが流れ制御またはアクセス制御を阻害しないことを保証し、パケットについてルートを設定し、そして出力網へ送る。出力網は送出網ヘッダを構築し、それをパケットへ取り付け、パケットを次のパケットスイッチまたは他の宛先へ送る。処理における全ての段階で、パケットスイッチはデータふくそうを警戒しなければならない。

これらの機能のたいていのものは、同じパケット列のパケットで同じでありそれゆえ同じパケット列でパケットごとに異なるこれら機能から分離できる。反復機能は、ハードウェアがまずパケット列に対して準備せられる時点、すなわちパケット列の最初のパケットが処理される時点に、ＣＰＵ１２のソフトウェアで一回遂行される。この時点ではハードウェア自身は遂行できる何ものも持たない、その後、ハードウェアは、中央処理装置からの別途のいずれの介在もなくパケット列の引き続く全てのパケットを処理する。

図示の特別のハードウェア１０は、複数のデータ列制御回路（流れブロック）１４ａ％１４ｂ、・・・、１４ｐを有し、それぞれの流れブロックはパターンマツチングハードウェア１６．制御回路１８およびデータバッファ２０を有する。入力側バス２２は後述するように、内向きネットワークインターフェースのいずれにも接続し。

出力側バス２４はいずれの外向きネットワークインターフェースにも接続できる。それぞれの入力側ネットワークインターフェースには出力が特別のパケット、すなわち、「標準的」でないパケットを取り扱うためにＣＰＵ１２へ差し向けられるＣＰＵ入力側格納バッファ２６と、ＣＰＵ１２からの特別のパケットを受信しネットワークインターフェースへの伝送を行うためのＣＰＵ出力側格納バッファ３２とが別途関連付けられている。

ネットワークインターフェース装置３０または４００は、パケットプロセッシング要素（流れブロック１４またはＣＰＵ１２および格納バッファ２６．３２）から見ると、データの純粋なソースおよび帰着場所（ｓｉｎｋ　）である、それらは常に自律的に機能しておりそれゆえこれらネットワークインターフェース装置の動作を維持する上で、流れブロック１４または格納バッファ２６．３２およびＣＰＵ１２の部分に何らの介在物も必要としない。流れブロック１４はネットワークインターフェースと相互作用すべきではない。なぜならこの相互作用は流れブロックに余分の複雑さを要求し、それぞれの流れブロックにおいて、それゆえネットワークインターフェースによるものでない、支払われるべきコストを要求するからである。なお、中央処理装置１２はネットワーク動作を制御すべきでない。なぜなら、この制御は不可避的に中央処理装置の動作ならびにネットワークインターフェースを緩慢にするからである。したがって、各ネットワークインターフェース装置は自律的なユニットなのである。　図示の実施例において、２種類のネットワークインターフェース装置が図示されている。ネットワークインターフェース３０ａ、・・・、３０ｎはそれぞれネットワークインターフェースアダプタ４２および［１！的なネットワークインターフェース回路４０を備える。

ネットワークインターフェース３０は出力側相互接続路５２およびＣＰＵ標準バス４１を入力側相互接続路３１へ接続しパケットスイッチの他の全ての回路要素との完全な通信を行いそして関連の標準ネットワークインターフェース回路４０からデータを受信しそしてデータを送信する。

他の種類のネットワークインターフェース装置は、入力側相互接続路３１と出力側相互接続路５２とＣＰＵ標準バス４１および関連のネットワークにも接続する特別の目的のネットワークインターフェース４００である。

図示の実施例において、パケットスイッチは、より多（のトラフィック列を支援するのに必要なだけ拡張できるよう構成されている。拡張は、追加の流れブロック回路とさらに必要であれば追加のネットワークインターフェース装置を付加することにより容易に実施できる。これは既存のユニットがトラフィックロードの増大に応じて拡張されるようにする。

動作において、トラフィック列が受信され、ＣＰＵ１２が入力側相互接続路３１へ接続されたＣＰＵ入力側バッファ２６から新規なトラフィック列の最初のパケットを受信すると、トラフィック列がＣＰＵ１２により識別される。空き流れブロック１４が選択されそのトラフィック列の以後のパケットを取り扱い、トラフィック列の識別を含むトラフィック列を取り扱うのに必要な情報の全てが、ＣＰＵバス４１を介して、選択された流れブロックの制御回路１８およびパターンマツチング回路１６にロードされる。

トラフィック列の引き続くそれぞれのパケットがパケットスイッチインターフェース回路に到着すると、それは、ＣＰＵ１２による介在なしに、ネットワークインターフェース３０（説明の便宜のため、受信ネットワーク装置は一般にインターフェース３０であると仮定する）および流れブロック１４により取り扱われる。詳述すると、引き続くパケットがインターフェース回路３０で受信されると、パケットはネットワークインターフェース回路３０を通って入力側相互接続路３１に置かれ、そのインターフェースに割り当てられたそれぞれの流れブロック１４が並列的にパケットをチェックして、これら流れブロックのうちのいずれの一つがそれに割り当てられるものとしてパケットを認定するかどうかを決定する。

もしマツチングないし一致が見已されれば、パケットはその流れブロックにより受け入れられ、そして流れブロックの制御回路１８により通常は修正されるデータがその流れブロックにより読み取られそして記憶される。装置がパケットをデータ通信路の次のリンクの向こうにまさに送信しようとしているとき、事前未決定とされる新規なヘッダを有する、流れブロック１４のデータバッファ２０からのパケットを除去する。

流れブロックのいずれによっても認定されないいずれのパケットも、ネットワークインターフェースからのデータを受信するのに割り当てられるＣＰＵ入力側バッファ２６のうちの一つからＣＰＵが利用できる。各ネッ・トワークごとのＣＰＵ入力側バッファはパケットが到着する時間ごとに入力側相互接続路３１からそれぞれのパケットの複写を自動的に開始し、そのネットワークインターフェースに関する流れブロックのうちの一つがパケットを受け入れるかまたはそのネットワークインターフェースに割り当てられる全ての流れブロックがそのパケットを拒否するまで、これを継続する。もしパケットが割当られた流れブロック回路のうちの一つにより受け入れられたならば、関連のＣＰＵ入力側バッファ２６に格納されたデータ部分は廃棄され、ＣＰＵ入力側バッファはリセットしネットワークインターフェースからの次のパケットを待つ。もしパケットがそのネットワークインターフェースに割り当てられたこれらの流れブロックにより拒否されれば、関連のバッファ２６はパケットをＣＰＵ１２へ送り、ＣＰＵ　１２はパケットを分析しそして適宜に処理する。それぞれのネットワークインターフェースはそれ自身に関連付けられたバッファ２６を有し且つネットワークインターフェース３０が一時に一つのパケットだけを受信できるので、２つのパケットを同時にＣＰＵ人力バッファへ装入しようとすることからは何らの衝突も起きないことを理解することが重要である。

ＣＰＵ１２は、ＣＰＵ１２が伝送鎖のリンクを通じての伝送を行うために出力側相互接続路５２を介してネットワークインターフェースへパケットを送信できるところのバス４２０を介して一組の出力側バッファ３２（各出力網ごとに一つのバッファ）へ別途のアクセスを有する。

ｔ　の　日ットワークインターフェースデータはネットワークインターフェースを通じてネットワークからパケットスイッチに入る。上述のように。

これらのユニットは自律的である。これらは、ネットワークがそれぞれの相互接続路と直接的に接続できるようにする（各ネットワークごとに一つの）特別の目的のハードウェア４００を構築することにより、または既存の在庫のあるないし利用できる（　ｏｆｆ−ｔｈｅ−ｓｈｅｌｆ）ハードウェアネットワークインターフェース４ｏがそこに挿入できるできるところの標準的なアダプタ４２を提供することにより構成できる。２つの種類のハードウェアは両方とも同様の実施例で有利に使用できる。

第１図を参照すると、２番目の方式は、（通常標準的なバスである）ライン４１ａを介して関連のインターフェースアダプタ４２へ接続する（標準的には、利用できる開業的に入手可能な回路である）標準ネットワークインターフェース要素４０を使用する。それぞれのアダプタ４２は、流れブロック１４のうちまだ知られていない一つおよびネットワークに関連した格納バッファ２６へ結果的に接続を行うために、入力側相互接続路３１へ接続する標準的なインターフェース接続部を有する。インターフェースアダプタはＣＰＵバス４１に接続する標準バスインターフェースをも有する。インターフェースアダプタ４２は、出力側相互接続路５２を介して流れブロックからパケットを受信するために第３のインターフェースをも提供する。アダプタ４２は、ネットワーク路を介して次のネットワーク接続部への伝送を行うために、これらの受信パケットを関連のネットワークインターフェース４０へ与える。この２番目のインターフェース方式の選択は都合がよくそしてモジュールの拡張およびネットワークインターフェースカードの互換性を可能にする。ところで、別個のネットワークインターフェース４０を持つアダプタ４２の使用は特別目的のネットワークインターフェースカード４００よりもおそらく高価につく。

いずれのネットワークインターフェース方式が適合されるかの選択はコストと速度の両方に依存する０種々のバス接続を持つインターフェースアダプタは、もしバス４１ａが非常に高速（そのときでさえも、高速ネットワークのための現在のたいていのネットワークインターフェースは最大限の容量で稼動しているネットワークについていけない）でなければおそらく緩慢なバスであろう。加えて、い（つかのカードの使用はおそら（より高価なものにつく。したがって、速度がより重要である高い容量のネットワークに関して、相互接続路３１および５２へ接続する、たとえば特別のネットワークインターフェース４００などの特別目的のネットワークインターフェースを提供することが好ましいかもしれないが、速度はそれほど重要ではないか特別の目的にハードウェアの構成がコスト的に容認されない場合に、在庫のある構成要素を使用しない緩慢なネットワークインターフェースが使用できる。

自律的なインターフェースネットワークユニットは、上述したように、スイッチに差し向けられる全てのパケットがネットワークから受信され且つ流れブロック１４および格納バッファ２６へ送られることを保証するためにのみ入力側に対して責任を負う、ふ（そうおよび統制が流れブロック１４およびその制御装置１８の責務である。同様に、ネットワークインターフェース３０の出力側は、流れブロック１４およびバッファ３２により送られるデータパケットを読み取りそしてこれらを選択されたネットワークを介して送信することだけが必要とされる。

安価で且つ緩慢なネットワークインターフェースが、標準バス４１に直接接続され且つインターフェースアダプタ４２によるのではな（汎用目的のＣＰＵ１２によりランされることも可能である。これらのパケットは、ＣＰＵが発生するパケットを送信するのに通常使用するバスがどのようなものでも、順次送られるであろう。これは、速度および時間の条件がＣＰＵに課されることを条件に、受は入れ可能な代替例である。標準バスは、伝送層、障害隔離またはその他の複雑な検査タスクに関する問題の異例の機能が遂行されねばならないとき、いずれのネットワークインターフェースもＣＰＵ　１２により制御できるように、ネットワークアダプタ４２を通じて、標準ネットワークインターフェース４０および特別のネットワークインターフェース４００へのフルアクセスをもＣＰＵに与える。

徂１」１１藤上述したように、それぞれのインターフェースアダプタ４２または特別のネットワークインターフェース４００は図示のほとんどの一般的な形式の構造体で、それぞれの流れブロック１４へ接続する。所望される経済性および速度に依存して、相互接続回路はこの分野ですでに知られている複数の技術を使用して種々の形式を取ることができる。「ブルートフォース」を使用する一つの特定の方式が、全クロスバスイッチを使用し、それぞれのネットワークインターフェースアダプタとそれぞれの流れブロックとの間の可能性のある全ての接続部を、入力側および出力側相互接続路の両方に作る。インターフェースアダプタユニットと特別のネットワークインターフェースとの間で、流れブロックが割り当てられそして再度割り当てられるに応じて、クロスバの種々の点が開放および閉成できる。

ディジタル電話システムで使用される代替え方式が、すべての機能ユニットを高速の時分割多重化バスに接続することである。この方式は、より少ないスイッチハードウェアを要求するが、インターフェースの数にインターフェースの最高速度を掛けたものに匹敵するバス速度を必要とする。このような速度条件は、この種のバスの構築をして、もしそうでなければ現れたであろうものよりもより不経済なものにする。

入力側相互接続路は、流れブロック１４が一時に単一のネットワークインターフェースにだけ割り当てられるという点で概念的に簡単である。ところが、関係は対称的ではない。入力側ネットワークインターフェースはこうして、一時にたかだか一つの入力パケットを流れブロックへ送る。ところで、入力パケットは多くの異なる流れブロックにより読み取ることができ、流れブロックのすべてがそのネットワークインターフェースに割り当てられる。流れブロックの出力側は、それぞれがその入力で異なるネットワークインターフェースへ接続されるいくつかの流れブロックがパケットを同様の出力ネットワークインターフェースへ同時に与え得るので、わずかに複雑である。出力側相互接続路はかくしていずれのパケットをどのような順序で送るかを選択するある方法を持たなければならない。たとえば、プロセッサがトラフィック列に対して準備するときにＣＰＵにより識別されるのと同様の順序で流れブロックにサービスを与えることができるし、所望に・応じ、許諾通過リング構成も使用できる。ところで、受は入れ可能な動作が実行されるよう確実に適当な帯域幅を各列に割り当てることが重要である。この分野の当業者によく知られているこの機能を遂行するための種々の考えないしコンセプトがありこの分野の当業者によ（知られているが、ここでは詳細は説明しないことにする。

１れブロック１４それぞれの流れブロック１４は、上述したように、パターンマツチング回路、流れブロックデータバッファ２０および制御装置１８から構成される。図示の実施例で、パターンセッチングハードウエアは、「一致」ビットストリング（列）および「マスク」ビットストリングの２つの可変長ビットストリングを有する。単一列のパケット間で変化できるこれらパケットのフィールドは「マスク」ビットストリングでｒオン」に設定される。これらビットの値は順次無視される。ストリングを識別し列のパケットに常に存在するフィールドの値は「一致」ビットストリングに格納される。トラフィック列へのパケットの割り当ての単なるチェック動作に加えて、い（つかの機能がパターンマツチング回路１６により遂行できる。たとえば、一定の（有効値についての）誤りチェックが遂行できる。また、流れブロック１４がＣＰＵ１２により割り当てられ、もしトラフィック列についてルートが存在すれば、それゆえトラフィック列がＣＰＵ１２のアクセス制御ソフトウェアにより認可されればその場合だけトラフィック列を送り、パターンマツチング回路１６による一致は、パケットがアクセス制御ソフトウェアによりスイッチを通ずるのが認められたこと、それゆえパケットについてルートが存在することを直ちに指示する。

流れブロックのデータバッファ２０は種々の方式で実施できる。もっとも簡単な方式は、それぞれの流れブロックに間違して前方および後方レジスタを有する別個のメモリ配列を配し、読み取りおよび書込みを可能にするすることである、この方式に対する２つの利益は、それが追加のハードウェアを要求し且つバッファメモリが、全パケットスイッチについて単一の大きなメモリバンクを使用することではなく多くの小さなメモリバンクに分離されることである。

それにもかかわらず、それぞれの流れブロックバッファメモリがそれから割り付けされるところの大きなメモリバンクの使用は複雑な記憶管理の問題を生ずる。

この種のメモリ構造体では、未使用のブロックのリストや使用ブロックのマツピングなどを維持することが必要である。加えて、流れ制御機構は、特に、データ列すべての最大記憶の合計よりも全体バッファ動作が少なければ、より複雑になる。それゆえ、パケットスイッチにおけるバッファメモリの包括的な資源不足を取り扱わねばならない。こうしてこの問題は大きなメモリバンクを有する際の主たる利益を除去する。加えて、別個のメモリバンクでは、各メモリバンクは、読み取りおよび書込みの２つの同時アクセスを保持できることだけ必要である。単一の大きなメモリバンクでは、ネットワークインターフェースの全てが同時に取り扱われねばならない。

複数の実用上の動作問題が第１図に図示の回路に存在する。したがって、もし識別されるトラフィック列が流れブロックよりも多くあれば、または、単一のパケット列がネットワークプロトコルにより複数のバスを通じてルート指示されるならば、適当なハードウェアが種々の状況を取り扱うために利用されねばならない。詳述すると、流れブロック１４よりも多い識別トラフィック列があれば、識別トラフィック列が流れブロックと競合する際のスラッシングを回避することが重要である。もしプロトコルが適宜の流れ制御機構およびふくそう制御機構を有すれば、これらは、過剰の列を禁止するのに使用できる。また、流れブロックは、追加の流れブロックがロードパターンが変化するに応じてまたはスイッチがそれが取り扱うことができるよりも高い使用割合を経験するに応じて装入できるよう、システムの残部に組み込まれそしてこれと接続されるべきである。

なお、ソフトウェアは、それぞれの流れブロックが最後に使用された時間を含む列の記録を維持でき、周期的な走査がソフトウェアにより行うことができ、もはや活性状態でない列に関連した流れブロックを見出し、これら流れブロックを再使用に向けて列挙する。なお、ソフトウェアは、もし前に終了せられた列が再スタートすべきであれば全てを再計算する必要がないように、列パラメータの記録を維持できる。ＣＰＵはこの情報をその局所メモリに記憶することが好ましい。

列に関係するパケットの最小数が計数されるまで、列を流れブロックに割り当てることを回避することもまた好ましい。この例では、ＣＰＵ１２は、列に関する必要な情報を維持しくそして列のパケットを次のネットワークノードへ送り）そして列の長さを評価した後だけ、流れブロックをその列に捧げる。

単一のパケットが複数バスを介して送られるときの例もある。こうして状況は、同様のデータ列のパケットが２つの異なるネットワークインターフェースを介して受信されるときおよび／または単一のパケット列が分離され２つまたはそれ以上のネットワークへ送られねばならない場合に、存在する。第１の問題は単に一つの流れブロックをそれぞれのインターフェースに割り付けることによって取り扱われる。第２の問題は、取り扱うのかい（ぶん困難である。ところが、たいていのプロトコルでは、それぞれのパケットにシーケンスフィールドがあり、２つの流れブロックを列に割り当てることができ、この場合、シーケンスフィールドは、たとえば最低ビットを除いてマスキングが行われていた。一つの流れブロックにおいて、そのビットは「０」に一致しなければならないであろうしそして他の流れブロックにおいては「１」に一致しなければならないであろう。その後、それぞれの流れブロックは種々の８力列に割り当てられ、分離はおよそ２つの区分（ｄｉｖｉｓｉｏｎ）である、より複雑且つ制御される分離は、出力に対する適当なキュー動作およびシーケンス動作を行うより洗練された機構を要求する。

１れ　ロック０この特定の実施例の説明において、種々のバスの幅、同一インターフェースユニットまたは流れブロックの数、およびカウンタの長さなどは特定のスイッチングシステムの環境および容量の影響を受ける。したがって、特定の数が時間ごとに指示されるが、値ｒＮＪ、「ｎ」、ｒＰＪなとは、特定の実施例の要求に応じて変化可能でありそして互いに等しくてもよいし異なってもよい。

第１図を参照すると、流れブロック制御装置回路１８は、プロトコルレベルでブックキーピング動作をそして流れおよびふくそう制御を行う。それぞれの制御回路１８の一つの機能ユニット１９ａが、パケットが流れブロックデータバッファ２０に装入する前にパケットから入力ヘッダを剥取り、そして制御回路の別の機能ユニット１９ｂが、データパケットが流れブロックデータバッファを退出する前に、データパケットに対して出力ヘッダを事前未決定のままにする。

加えて、それぞれのプロトコルは、列のそれぞれのプロトコルに対して遂行されねばならない一定のブックキーピング動作を有することがある。ところで、これらの機能は、各プロトコルごとにわずかに異なることがある。図示の制御装置の設計は、特に検査合計ないしチェックサムの計算能力（および誤りが起こった場合の誤りの合図）および「ホップないし増大」計数の更新を含む種々のプロトコルの取り扱う際の柔軟性を与える。

制御回路１８は、非常に短い時間に種々のプロトコルを取り扱うのに十分な程度に融通性を備える必要もある。

したがって、設計は追加の回路がプロトコル機能回路１９ａおよび１９ｂに付加可能であることが好ましい。

追加の回路は流れブロックについての状態機械制御器（Ｓｔａｔｅ　ｍａｃｈｉｎｅ　ｃｏｎｔｒｏｌｌｅｒ）でも実施できる。

流れブロック制御回路は流れ制御媒介物としても振る舞う、こうして、もしパケットが、あまりにも速い速度で流れブロックに入るならば、誤りが生ずる。特定のハードウェア構成は、プロトコルアーキテクチャおよびここで実施される方策に依存する。一つの有効な機構が、流れブロックバッファが、選択されたレベルを越えて満たされていることを指示する誤り警報信号を使用する。

制御回路はいわゆる「廃棄」レベルを設定する必要がある。これはスイッチのふくそう制御機構を単一の制御不可能なデータ列によるオーバーロードから保護するのに必要である。このような機構は、列の到来パケットの選択可能な割合の部分が、バス４１を介してＣＰＵ１２のふくそう制御機構へ送られ、オーバーロードとし得るようにせずに、完全に無視されるようにする。

徂」」Ｌ梳Ｕ肱詐本発明の図示の実施例において、相互接続路３１および５２の現在好ましい実施例は、簡単なブルートフォース方式を使用する。すなわち、それぞれの流れブロック１４およびバッファ２６が接続されているそれぞれのネットワークインターフェースアダプタ３ｏへ別個のバスを割り当てることにより、フルクロスバ−がそれぞれのネットワーク路に与えられる。各バスは、バスのデータ線に替えておよびこれに加えてフルセットの制御線を有する０図示の相互接続回路は、たとえば「Ｎ」個の同一バスの組からなる。相互接続回路は、たとえばシステムリセットラインなどのい（っがの包括的な信号線を含むことができる。フルクロスバ− は、それぞれが全速力で何らのバッファ動作も進行させないようにすることができるインターフェース回路のできるだけ多（の相補回路を同時に保持するのに十分な大きさである。

特に入力相互接続回路３１を考えると、特別のネットワークインターフェースユニット４００およびインターフェースアダプタ４２の数の合計に等しい「Ｒ」個のバスがある。各インターフェースデータバスは「Ｍ」ビット幅であるそして関連のネットワークアダプタ３ｏまたはインターフェース４００によってのみ駆動される。各ネットワークインターフェース３ｏがらのデータに加えて、各バスは、ネットワークから流れブロック１４およびバッファ２６へ向かう到来パケットの移動を制御する複数の制御信号を有する。制御信号は、流れブロック１４が、パケットが受容されたがどうかを関連のＣＰＵ人力バッファ２６（およびＣＰＵ　１２）に指示するのを可能にする。

第２図を参照すると、制御信号の機能は、両方ともネットワークインターフェースまたはアダプタにより駆動されそしてそのネットワークに割り当てられる流れブロック（そのネットワークに割り当てられる対応するＣＰＵ人力バッファ２６を含む）の全てにより「聴取」される２つのラインで遂行できる。一方のライン２００は、パケットが移動されつつありそしてイ（ケラト移動の持続時間の間、活性であることを指示する。不活性期間２０２は、次の活性期間（それゆえ次のパケット）が時間的に先の活性期間と離されるようできるだけ短い持続時間を有する。不活性期間の始めはパケットの終了を指示する。第２のライン２０６が「ワード移動」ラインであり、そのラインの各活性過渡期２０８は、データの新規なワード（図示の実施例ではバイト）がネットワークインターフェースによりバスに置かれていることを合図する。

流れブロック１４のいずれによっても駆動できる共通の制御線２１０がありそのネットワークについてＣＰＵ人力バッファ２６を介して聴取される。活性に向かうとき、共通制御ｌ線は、現在のパケットが流れブロックにより受容されておりそしてパケットはＣＰＵ１２により無視され得ることを合図する。タイミングは、特に障害が検出されるならば、注１！深（制御されねばならない。たとえば、プロトコルヘッダのパケット長さが確認されれば、パケットを受け入れる前、全部のパケットが受信されてしまうまで待つことが必要である。ところでその時間までに２次のパケットがスタートしている。この問題は、何らのデータも持たないパケットについてヘッダチェックサムを確認するときにも生ずる。タイミングは、パケットラインの強制的な非活性期間中の時間、すなわち、パケットが完全に到着した後で次のパケットが開始する前に駆動される受け入れラインを有することによって解決される。

第３図を参照すると、出力相互接続５２はわずかに複雑なデータバスを有する。

バスはＰビット幅であり、接続ネットワークインターフェースに割り当てられる流れブロック１４およびバッファ３２（「駆動回路」）のうち逐次に変化するものによって駆動される。駆動回路の出力は関連のネットワークインターフェース３０または４００により読み比される。駆動回路は、許可通過形リングとして構成される、それゆえ許可通過形リングを形成する回路を含むことが好ましい。加えて、許可通過形リングを有する駆動回路からのパケットの移動を制御するのに使用される他の制御Ｅ　！１がある。これら他の制御線２１８．２２０は入力相互接続バスのこれら制御線２００．２０６と実質的に同様である。パケットのネットワークインターフェースへの移動が完了された後、「許可」は次の駆動回路へ進行する。もし識別された駆動回路が、許可ラインが活性になる（標準的には立上り縁部）時間に待機するパケットを有すれば、それは移動を開始する。そうでなければ、許可はプロセスを繰り返す次の駆動回路へ送られる。

れ　口≠り上述したように、流れブロック１４はい（つかの主要な機能ユニットを有する０図示の実施例において、ステージは非同期的に接続される。なぜならステージのスルーブツトは一定ではな（モしてい（つかのステージはそれらの間に緩衝を有するからである。第４図を参照すると、流れブロック１４の回路構造は、詳細に考えられれば、現在の入力バスを選択しそしてデータをパターンマツチング回路１６および流れブロックの残余へ送る入力マルチプレクサを有する。上述したように、パターンマツチング回路は到来パケットのヘッダを検査する。もしヘッダがこの流れブロックにより取り扱われるべきパターンと一致すれば、一致は、ライン２５２を介して信号により制御装置論理１８へ指示される。

同時に、入力バスからのデータが、カウンタを有し且つデータの最初のｎバイトを廃棄しパケットの残余が未修正で通過するようにする剥取り回路２５４を流れる。

パケットは順次制御論理１８へ送られ、チェックサム計算およびホップカウント修正などの高レベルプロトコル機能が生ずる。制御論理１８、パターンマツチング回路１６および剥取り回路２５４はすべて、バス４１を介してＣＰＵ１２からの他の必要なデータとともに先にロードされている。制御装置への入力は、データ列の所定のバイトの処理動作の際に、制御装置が一サイクル以上を取ることを可能にする小さな緩衝を有する。この処理ステージを通過するパケットは修正され得る。たとえば、以下に詳述するように、もし誤りが見出されれば、このステージがパケットの別途のプロセッシングを中断しつる。パケットは順次回路２６２を介して制御論理によりロードされるカウンタを含むカウンタ／截頭回路２６０へ送られる。カウンタは、パケットのいずれの不使用の後部も廃棄されそしてもしパケットが截頭されれば、誤りフラグがライン２６４を通じて立てられるという２つの機能に資する。プロセッシングの次の段階（回路２６６）は、パケットが通過するに応じて、ＣＰＵ１２から同様の態様で剥取り回路２５４からパケットヘロードされる新規な出力ヘッダのｎバイトのデータを事前未決定のままにする。それは入力に対し緩衝を有し、新規なパケットヘッダが挿入されるのを可能にする。新規なパケットは古いパケットよりも゛相当に大きいこれらの例においては、緩衝動作は必要不可欠である。パケットは、制御論理２６８とともにデニアルボート（一方は読み取り専用および他方は書込み専用の）メモリから構成される８カデータバツフア２０へ送られ、バッファでパケットを追跡する。バッファ２０はリング構造にて組織されており、ｔバッファポインタ／サイスペアのハードウェアキューがバッファの利用を追跡する。バッファ内の追加の制御回路が、「空き空間」の現在の開始および終りを追跡する。パケットは順次、出力バス制御論理および圧力相互接続５２で各出力バスごとに一つの一組のドライバとを有する出力マルチプレクサ２７４へ送られる。上述したように、流れブロックが、適当な出力ネットワークインターフェース３０について「許可」を受け取ると、出力バッファにあるパケットが読み出されそしてバスを通じて送られる。さらに、流れブロックの適当な動作を維持するために、流れブロック全体にわたり、バス４１を介してＣＰＵ１２がメモリをロードするのを可能にするなどのデータバス２７６がある。

第５図を参照すると、パターンマツチング回路１６はそれぞれａビット幅およびｂバイト長の２つの小さなメモリを有する。図示の実施例において、８Ｘ２５６ビツトＲＡＭが使用される。一方のメモリ６２は「マスク」されたビットを有し他方のメモリ６ｏは「マツチ」ビットを有する。より正確に言えば、それについてビットがマスクメモリで「オン」であるところのこれらヘッダ位置について、パケットはヘッダでいずれの値をも持つことができるのに、もしビットがマスクメモリで「オフ」であれば、パケットヘッダでのこれら対応ビットはマツチメモリに格納されるＣＰＵによる所定の値と一致しなければならない。

パターンマツチング回路はメモリ６０および６２の変化する量のデータとともに動作できそしてもしヘッダの全てのマスク「オフ」ビットが「マツチ」メモリビットとマツチすれば、ヘッダは、ライン２５２を介して指示されるように「マツチ」でありそれゆえ流れブロックはパケットの読み取りを継続する０図示の実施例において、ｎビットカウンタは、パケットが到着し始めるときにライン２８２を介してリセットされそしてバスから受信される各バイトごとに「一つ」だけカウントアツプする。ライン２８４を介するカウンタ出力は２つのメモリへのインデックスとして使用されそしてさらにｎビット比較器２８６へも差し向けられる。比較器２８６はカウンタの出力と現在のヘッダサイズ計数値を保持するｎビットラッチ２８８の出力とを比較する。計数値がヘッダサイズ計数値に到達するときに、ヘッダ完成信号がライン２９０を介して発生される。

マツチワードに対する入力ヘッダの比較は、８ビツト比較器２９４と一連の８つの同一の２対１形のマルチプレクサ２９６を使用して、バイトごとに行われる。

マツチメモリの出力は、同一の２対１形マルチプレクサ２９６の一方の入力と、他方の入力としてのデータバス２９２からのｎビット（標準的には８ビツト）である。

それぞれのマルチプレクサにおいて、選択入力がマスクメモリのライン２９２を介して対応する出力ビットにより駆動され、もしマスクビットが「オフ」であれば、データバスビットが選択される。そうでなければ、マツチビットが選択される。ｎ個の選択ビットが、上述したように、他方の入力として元のマツチデータワードを受信するｎビット（８ビツトとして図示している）比較器２９４へ順次送られる。

比較器の出力は、パケットの読出しが開始されるときに、ライン２９９を介する信号により設定されるフリップフロップ２９８へ送られる。もしヘッダのいずれのバイトも（選択されるビットの）完全な一致を持つことに失敗すれば、比較器の出力は低くなりそしてフリップフロップをクリア（リセット）する、もし、カウンタ２８０もまた（ヘッダの終りに）一致に到達しているときにフリップフロップが依然として設定されていれば、パケットヘッダは受け取られそして論理ＡＮＤ回路３００はライン２５２を介して一致指示信号を与える。

加えて、パターンマツチング回路は、ＣＰＵ　ｌ　２が（バス４１を介して）マツチメモリおよびマスクメモリ６０．６２および長さラッチ２８８のロードを許容するデータパッドおよびその他のデータを別途包含する。

第６図を参照すると、データ列制御ユニット１８（および剥取り回路２５４）は、算術論理演算ユニット（ＡＬＵ）３１０、と後述する特別の目的の論理およびメモリ３１２に格納される制御テーブルを有する。算術論理ユニットおよび格納された制御テーブルは、パケットヘッダについて非常に最小限の高速プロセッサを発生するのに特に遇した以外に汎用目的のマイクロコードエンジンのように振る舞う、上述したように、遂行される機能は非常に限定される。

図示の回路は、何らのデータも持たない完全なパケットの伝送時間にヘッダの処理を可能にし、流れブロックが、できるだけ最小サイズのパケットとともに全ネットワーク帯域幅での動作を可能にする。加えて、制御装置は、その必要とされるサイクル時間をできるだけ長（維持しくすなわち、できるだけ緩慢に動作し）、その費用を低く維持する。

図示の標準的な回路において、制御テーブル３１２は制御装置の心臓部である。

それは、この分野でよく知られているように、算術論理ユニットおよび制御回路のゲートを直接制御するのに使用される水平方向マイクロコードであるワードの配列からなる。制御ワードのあるフィールドは、各サイクルでいずれの算術論理ユニット動作が遂行されるかを選択するなどの標準動作を遂行し、他のフィールドはパケット送りに関係した特別の論理を制御する。

図示の制御回路は、各パケットのスタートの際に設定される制御カウンタ３１４を別途包含する。制御カウンタは（制御装置の論理要素を制御する制御ワード出力である）制御配列における制御ワードのうちの一つを選択する。パケットを処理する間、このカウンタは、実質的に制御装置の残部に対して非同期の制御装置のサイクル速度でインクリメントされ、それにより固定速度で制御テーブルを通じてステップ動作を行う、入力データパケットは入力側ＦＩＦＯバッファ３２０を通り、その出力は制御テーブル３１２のビットにより制御される。もしビットが「オン」であれば、バイトがが入力バッファから読み出される。データがバッファから読み出されるとき自動的には遂行されないこの機能は、データが、局所的なプロセッサの制御下で、通過されるのを許容し、且つ、パケットの一定のバイトが中間場所でバイト格納の必要性なしに、２つ異常の制御ワードで動作せられるのを許容する。各パケットのスタートの際にクリアされる別のカウンタ３２２が現在のデータバイトを計数しそして制側装！１８の残部による使用のために計数値を提供する。

配列３１２からの制御ワードの別のビットが効果的に制御装置をディスエーブルないし不能化し、パケットの残部が処理動作の次のステージへ送るのを許容する。このビットはプロセスシーケンスの最後の制御ワードで設定される、すなわち、ヘッダの一回の処理動作が完了される。制御ワードの別のフィールドは、もしある条件が真であればパケットを抹消する論理を制御する。このフィールドは、致命的な誤りが横比されるときにパケットの処理動作を中止するのに使用される。

制御回路はいくつかのスクラッチパッドレジスタ３３０をも包含する。これらのレジスタは結果などの蓄積を許容しそして算術論理ユニット３１０による使用のため一定の数を与える。スクラッチパッドレジスタ３３０は、それによりＣＰＵがデータパケット列を受信する流れブロックを選択するところのそのプロセス時間中、ＣＰＵ１２によりロードされる。

装置は別途マルチプレクサ３４０を有し、入力として算術論理ユニットに利用できる種々のデータソースからの選択を許容する。算術論理ユニットの処理動作の結果は複数の回路へ送られることができる。詳述すると、マルチプレクサ３４０への入力は入力データバッファ３２０、カウントレジスタ３２２またはスクラッチパッドレジスタ３３０から到来する。データは、出力マルチプレクサ３４２を通じて制御ユニットからの出力またはスクラッチパッドレジスタのいずれにも、シフト／回転レジスタ３１１を通じて算術論理ユニット３１０により書込み可能である。なお、バス３４３の周囲のバスが、算術論理ユニットの計算の結果がレジスタへ送られそしてデータバイトが出力へ送られるのを可能にする。ある流れブロックがデータパケット列を受信するよう選択されるとき、ＣＰＵ１２がＩＩＩ　ｉ卸テーブル、スクラッチパッドレジスタ３３０およびカウンタ３１４．３２２などにロードを与えるのを可能にする他のデータバス（図示せず）が利用できる。

上述したように、図示の実施例は、プロトコル設定デ−夕信号でＣＰｔＪ１２からロードされるときに、流れブロックが複数のパケット列プロトコルのうちの特定の一つを取り扱うのを可能にする融通性のある流れブロックの構成を提倶する０本発明の代替え実施例において、各流れブロックは、ハードウェアとしてここで実施される、流れブロックが一つ（またはそれ以上の）特定のプロトコルを処理するのを可能にするのに必要な回路を有することができる。したがって、種々のハードウェアモジュールが種々のプロトコルに対して必要とされよう。ところで、ある速度利益が、ハードウェア制御される流れブロックの融通性を減することにより得られる。

加えて、特定のインターフェースに割り当てられるこれら流れブロックが同じ算術論理ユニット回路（第６図）を分かち持てば、融通性を喪失することなく、別途の回路上の有効性が得られる。算術論理ユニット３１０は到来データパケットを処理するよう動作することを想起すればそして一時に一つのデータパケットだけがネットワークから受信されるので、特定のネットワークインターフェースに割り当てられる流れブロックの全てがそのとき同じ算術論理ユニットを分かち持つ。なぜなら、いずれの特定の時間にもデータパケットを受信するために、割り当てられる流れブロックのうちの一つだけが活動状態となるからである。この回路としての節約は、たとえば、複数の流れブロックが同じカードモジュールで与えられるときに有利に実施できる。この構成において、一つの算術論理ユニットを分がち持つカードモジュールのすべての流れブロックが、同じ選択されたネットワークインターフェースとの関係において使用されるべきであり、詳述すると、上述したように、カードモジュールは、種々のプロトコルについて使用されるカードモジニールの種々の流れブロックを有するハードウェアとして十分に実施され得る。

本発明の図示の実施例に対する付加、控除、削除およびその他の修正が当業者にとって明白であろう。これらは添付の請求の範囲から把握される本発明の技術思想内に包含されるべきものである。

デ”−ｙ　−一一一：【プー−−−−−−−−−−一−−−−ｘ二一国際調査報告

Claims

【特許請求の範囲】

１．ソフトウエア制御される主プロセッシングユニットと、到来するデータパケット列を受信しそして送出データパケット列を送信する複数のネットワークインターフェースユニットと、主プロセッシングユニットに応答してデータパケットを処理する複数のデータ列制御回路と、前記主プロセッシングユニットと前記複数のインターフェースユニットと前記複数のデータ列制御回路とを相互に接続する手段とを備え、前記主プロセッシングユニットは、前記ネットワークインターフェースユニットから、新規なデータパケット列のデータパケットの少くとも最初の一つを受信し且つこれを処理しそして当該主プロセッシングユニットによる別途の処理動作なしに，前記データ列制御回路により処理されるようデータパケット列を割り当てるようになされている高速データパケットスイッチング回路。
２．各データ列制御回路は、主プロセッシングユニットからのパターン設定信号およびネットワークインターフェースユニットからの到来データパケットに応答して、前記チータ列制御回路により処理されるパケット列を識別するパターンマッチング回路と、主プロセッシングユニットにより送られる制御信号に応答して、データ列制御回路についてのふくそう制御およびヘッダ剥取りおよび事前未決定機能を制御するプロセッシングユニット応答制御回路と、前記パターンマッチング回路およびプロセッシングユニット応答制御回路に応答して、到来データパケット列についてのデータ要素およびプロトコル要素を格納し且つ次のネットワークノードへ送られるようデータパケット列を出力するデータバッファとを備えた請求項１のパケットスイッチング回路。
３．前記ネットワークインターフェースユニットは、ネットワークチャンネルと通信を行うネットワークインターフェース回路と、標準フォーマットでネットワークインターフェース回路からチャンネルデータを受信し且つそのチャンネルデータを相互接続手段を通じて前記データ列制御回路および主プロセッシングユニットへ送信し、当該相互接続手段を通じてデータ列制御回路および主プロセッシングユニットからネットワークデータを受信し且つ受信データをネットワークチャンネルを通じて送信を行うために前記ネットワークインターフェース回路へ与えるためのインターフェースアダプタとを備えた請求項１のパケットスイッチング回路。
４．前記ネットワークインターフェースユニットは、ネットワークチャンネルと通信を行い、相互接続手段を介して受信されたネットワークデータを前記データ列制御回路および前記主プロセッシングユニットへ送信し、データ列制御回路および主プロセッシングユニットからネットワークデータパケットを受信し、そしてネットワークチャンネルを介して伝送を行うために受信されたデータパケットを処理するための特別のハードウエアインターフェース回路を備えた請求項３のパケットスイッチング回路。
５．前記ソフトウエア制御される主プロセッシングユニットは、中央処理装置と、バス手段と、前記ネットワークインターフェースユニットから複数のデータ列を受信しそれぞれがバス手段へ接続された出力を有する複数の入力側記憶装置と、前記中央処理装置を前記バス手段へ接続する手段と、前記バス手段を介して前記中央処理装置からデータを受信しそして当該データを前記ネットワークインターフェースユニットへ与える複数の出力側記憶装置とを備える請求項１のパケットスイッチング回路。
６．前記相互接続手段は、前記ネットワークインターフェースユニットの出力と、前記データ列制御回路の入力と主プロセッシングユニットとを相互に接続する入力側バスと、前記データ列制御回路の処理出力と、前記ネットワークインターフニースユニットヘの処理パケット入力と主プロセツシングユニットとを相互に接続する出力側バスとを備えた請求項１のパケットスイッチング回路。
７．前記相互接続手段は、前記データ列制御回路と、前記ネットワークインターフェースユニットと、前記主プロセッシングユニットの中央処理装置とを相互に接続する中央処理装置バスを備えた請求項６のパケットスイッチング回路。
８．前記入力および出力側バス手段はそれぞれデータラインと制御ラインとを備えた請求項７のパケットスイッチング回路。
９．前記パターンマッチング回路は、マスクビットメモリと、マッチビットメモリと、前記マスクビットメモリからのデータワードによりマスクされない到来データパケットのデータビットと、マッチビットメモリの出力とを比較し、到来データ列バケットの有効性を決定する手段とを備えた請求項２のバケットスイッチング回路。
１０．複数のネットワークのうちの一つから各パケット列を受信し、ソフトウエア制御される主プロセッシングユニットを使用して、各受信されたデータパケット列の少くとも最初のパケットを処理し、それぞれの前記受信パケット列の別のパケットの決まりきった反復性の処理動作の遂行を、前記主プロセッシングユニットにより制御される複数の高速のハードウエア回路のうちの一つに割り当て、各到来パケット列のその他のすべての処理動作を、ソフトウエア制御される主プロセッシングユニットを使用して遂行し、処理パケット列を複数の通信路のうちの次の一つへ出力する藷段階からなる高速データパケットスイッチング方法。
１１．ソフトウエア制御される主プロセツシングユニットからパケット列を処理するのに割り当てられた前記高速ハードウエア回路の初期化を少くとも制御する段階を備えた請求項１０の高速データパケットスイッチング方法。
１２．ネットワークインターフェースユニットから到来データパケット列を受信し、主プロセッシングユニットに応答し、複数のハードウエアデータ列制御回路を使用してデータパケットを処理し、主プロセッシングユニット、インターフェースユニット、およびデータ列制御回路を相互に接続し、それらの間で通信を行い、各新規なデータパケット列についての前記受信段階からデータパケットのうちの少くとも最初の一つを受信するよう主プロセッシングユニットを適合し、主プロセッシングユニットを使用して前記列を割り当て、データ列制御回路の一つにより処理し、データ列制御回路の処理動作および主プロセッシングユニットの処理動作の結果を出力し、通信路を介して伝送を行うため出力データ列を形成する諸段階からなる高速データパケットスイッチング方法。
１３．複数の入力側通信路からデータパケット列を受信し且つデータパケット列を複数の出力側通信路へデータパケット列を送信するための高速データパケットスイッチング回路において、到来データパケット列を受信しそして送出データバケット列を送信する複数のネットワークインターフェースユニットと、バス手段と、中央処理装置と、それぞれが前記ネットワークインターフェースユニットから複数のデータ列を受信しそれぞれが前記バス手段へ接続された出力を有する複数の入力側記憶装置と、前記中央処理装置を前記バス手段へ接続する手段と、前記バス手段を介して前記中央処理装置からデータを受信しそして当該データを前記ネットワークインターフェースユニットへ与える複数の出力側記憶装置とを備えたソフトウエア制御される主プロセッシングユニットと、中央処理装置からのパターン設定信号およびネットワークインターフェースユニットからのデータパケットの到来列に応答して、処理されるデータパケットを識別するパターンマッチング回路と、主プロセッシングユニットにより送られる制御信号に応答して、データ列制御回路についてのふくそう制御およびヘッダ剥取りおよび事前未決定機能を制御するプロセッサ応答制御回路と、前記パターンマッチング回路およびプロセッサ応答制御回路に応答して、処理された到来データパケット列を格納しそして格納データパケット列を出力して次のネットワークノードへ送られるようにするデータバッファとから構成される、主プロセッシングユニットに応答してデータパケット列を操作する複数のデータ列制御回路と、前記主プロセッシングユニットと、前記複数のネットワークインターフェースユニットと前記複数のデータ列制御回路とを相互に接続する手段とから構成されており、前記主プロセッシングユニットは、前記ネットワークインターフェースユニットから各新規なデータパケット列のデータパケットの少くとも最初の一つを受信しそして当該主プロセッシングユニットによる別途の処理動作なしに、前記データ列制御回路により処理されるよう当該列の残部を割り当てるようになされている高速データパケットスイッチング回路。
１４．前記パターンマッチング回路は、マッチメモリと、マスクメモリと、比較回路と、前記マッチメモリからデータビットをそして入力パケットから対応するデータビットを比較回路に入力し入力パケットの受け入れ可能性を決定するための手段において、前記対応するデータビットはマスクメモリのビット値に応じて選択される当該手段とを備えた請求項２のパケットスイッチング回路。
１５．前記パターンマッチング回路は、入力パケットについて入力ヘッダの終りを決定する手段と、比較回路に応答して、入力ヘッダの一致ビットのすべてが有効であるかどうかを決定する手段と、当該比較回路応答手段の有効出力および前記ヘッダ決定手段に応答して受容信号を与える手段とを備える請求項１４のパケットスイッチング回路。
１６．前記プロセッシングユニット応答制御回路は、テーブル配列記憶手段と、当該テーブル配列記憶手段のワードを選択する制御カウンタと、算術論理ユニットと、前記プロセッシングユニット応答制御回路の動作を前記テーブル配列メモリの水平マイクロコード出力を使用して制御する手段とを備えた請求項２の高速データパケットスイッチング回路。
１７．前記データ列制御回路は、制御回路へアクセス可能な入力パスのうちからデータパケット列のソースを選択する入力側マルチプレクサと、主プロセッシングユニットからのパターン設定信号および入力側マルチプレクサからの到来データパケットに応答して、制御回路により処理されるデータパケットを識別するパターンマッチング回路と、入力側マルチプレクサからのそれぞれのデータパケットからヘッダを除去するヘッダ剥取り回路と、パターンマッチング回路と剥取り回路とに応答して、別途の処理のため、ヘッダなしにデータパケットを送る制御論理と、制御論理からのデータパケットが截頭されるかどうかを決定しそしてパケットが截頭される場合に誤り信号を提供するカウンタ／截頭回路と、新規なヘッダをカウンタ／截頭回路からのデータパケットへ付加する事前未決定回路と、事前未決定回路からのデータパケットをバッファし、そしてバッファ制御論理に応答して、バッファの内容に関する正確なステータスデータを維持し、ネットワークを介して伝送するために次のデータパケット出力する出力側データバッファと、出力側データバッファへ接続されており、出力側相互接続路を介して出力側データバッファからデータを送信する出力側デマルチプレクサとを備えた請求項１のパケットスイッチング回路。
１８．複数の通信網からデータパケット列を形成するデータパケットを受信し、ソフトウエア制御される主プロセッシングユニットを使用して、各受信されたパケット列の少くとも最初のデータパケットを処理し、高速ハードウエア回路を使用して各受信されたパケット列の別途のパケットに対して決まりきった反復性の処理段階を遂行し、ソフトウエア制御される主プロセッシングユニットにより、各受信されたパケット列について、少くとも当該高速ハードウエア回路の初期化を制御し、ソフトウエア制御される主プロセッシングユニットを使用して到来パケット列の他の全ての処理動作を遂行し、処理データパケットを複数の通信網の一つへ出力する諸段階からなる高速データパケットスイッチング方法。
１９．ソフトウエア制御される主プロセッシングユニットと、到来データパケット列を受信しそして送出データパケット列を送信する複数のネットワークインターフェースユニットと、主プロセッシングユニットに応答してデータパケットを処理する複数のハードウエア制御されるデータ列制御回路と、前記主プロセッシングユニットと前記複数のインターフェースユニットと前記複数のデータ列制御回路とを相互に接続する手段とを備え、前記主プロセッシングユニットおよび前記データ列制御ユニットは、前記ネットワークインターフェースユニットから当該相互接続手段を介してデータパケットを受信しそしてデータパケットを前記相互接続手段を介して前記ネットワークインターフェースユニットへ供給するようになされている高速データパケットスイッチング回路。
２０．ネットワークインターフェースユニットから到来データパケット列を受信し、主プロセッシングユニットに応答し、複数のハードウエア制御されるデータ列制御回路を使用してデータパケットを処理し、主プロセッシングユニット、インターフェースユニット、およびデータ列制御回路を相互に接続し、それらの間で通信を行い、主プロセッシングユニットおよびデータ列制御ユニットを、受信段階からのデータパケットを受信するようにし、主プロセッシングユニットを使用してデータパケット列を割り当て、データ列制御回路の一つにより処理し、データ列制御回路の処理動作および主プロセッシングユニットの処理動作の結果を出力し、通信路を通じてのネットワークインターフェースユニットによる伝送を行う諸段階からなる高速データパケットスイッチング方法。