JPH04505239A

JPH04505239A - デジタル通信システムにおけるクロック回復方法及び装置

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Publication number: JPH04505239A
Application number: JP3501059A
Authority: JP
Inventors: ピアソン　ジョナサン　ディー
Original assignee: ディジタル　イクイプメント　コーポレイション
Priority date: 1989-11-16
Filing date: 1990-11-13
Publication date: 1992-09-10
Also published as: CA2045166A1; AU6896191A; US5276712A; WO1991007832A1; EP0453557A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】デジタル通信システムにおけるクロック回復方法及び装置１１立立互本発明は、デジタルでエンコードされた通信信号からタイミング信号を抽出するシステム、即ちクロック回復システムに係る。

五五侠亘従来のデジタル通信システムにおいては、送信ターミナルと受信ターミナルとの間で送信ライン、より一般的には、通信チャンネルを経てそのチャンネルに適したフォーマットで情報が転送される。このフォーマットは、ベースバンド信号であるか、又はデジタル変調された搬送波を使用するバンドパス信号である。いずれの場合にも、信号は、基本ビットレート、即ちデータのクロック周波数を特徴とする。

例えば、コンピュータ対コンピュータの通信に典型的に使用される同期送信においては、受信ターミナルが、例えば、デコードを行なう目的で、通信信号自体に本来存在するタイミング情報からクロック信号を導出することにより、送信ターミナルのクロック周波数を決定する。このプロセスは「クロック回復」として知られている０回復されたクロックは、受信ターミナルがデコードプロセス中にその受信したデジタルエンコードの通信信号を最適にサンプリングできるようにする０通常、クロック回復回路は、例えば、ローカルエリアネットワーク（ＬＡＮ）や、ポイント−ポイント通信リンクに関連して使用される。このような使用目的においては、ベースバンド信号は、典型的に、ユニポーラのゼロ復帰（ユニポーラＲＺ）、バイポーラのゼロ復帰（バイポーラＲＺ）、非ゼロ復帰（ＮＲＺ）又は他の充分に標準化されたフォーマット又は波形でエンコードされる。

ユニポーラＲＺ、バイポーラＲＺ及びＮＲＺという呼称は、データ送信分野の当業者に良く知られているものである。

「ユニポーラＲＺＪフォーマットは、論理０及び論理１と称する２つの情報状態を有するデジタルコードフォーマットであり、論理ｌが表わされる各ビットインターバル又はウィンドウの間に信号が論理Ｏに戻ることを特徴とする。従って、実際には、論理０は中性状態である。換言すれば、ユニポーラＲＺフォーマットの信号において中性状態から正の方向に向かう各遷移もしくは移行が論理１を表わし、この信号は、このような各正に向かう遷移の後に且つ同じビットインターバル内に中性状態に復帰し、そしてビットインターバルの間に遷移がないものが論理Ｏを表わす。従って、各ビットインターバルは、論理１を表わすパルスを含むことができ、論理０を示すパルスは含まない、ユニポーラＲＺエンコードの通信信号においては、送信データの周波数スペクトルが、信号の全波整流の後に、クロック周波数において（即ちデータの基本ビットレートにおいて）スペクトル成分を含んでいる。

「バイポーラＲＺＪは、例えば、既知のバージョンにおいては、どちらも論理１を表わす正及び負の状態と、それらの中間の状態であって論理Ｏを表わす中性状態との３つの状態を表わすデジタルコードフォーマットである。換言すれば、ビットインターバルにおける各々の正又は負に向かう遷移は論理１を表わし、そしてこのような各ビットインターバル内において、正又は負のいずれかに向かう遷移の後に、信号が中性状態に復帰する。更に別の方法をとると、論理ｌが表わされる各ビットインターバルは中性状態から延びる正のパルス又は負のパルスのいずれかを有しており、そして信号はこのような各ビットインターバルの境界において中性状態となる。バイポーラＲＺエンコードの通信信号においては、送信データの周波数スペクトルがクロック周波数（即ちデータの基本ビットレート）におけるスペクトル成分を含んでいる。

ｒＮＲＺフォーマット」は、論理０及び論理１と称する２つの林−態しかもたないデジタルコードフォーマットである。ＮＲＺフォーマット信号の既知のバージョンにおいては、電圧が正にジャンプし、即ち正に向かう遷移を有していて、論理１を表わし、全ビットインターバル中にその状態に保持されると共に、その後の全ての連続するビットインターバル中も論理１の値を有し；負にジャンプし、即ち負に向かう遷移を有して、論理Ｏを表わし、全ビットインターバル中その状態に保持されると共に、その後の全ての連続するビットインターバル中に論理０の値を有し；そして論理ｌと論理Ｏのビットインターバルの境界においてのみジャンプし、値が対応的に状態を変えるときには逆の状態になる。値は正及び負に向かう遷移において状態を変え、これらは総体的に「信号交差」又は単に「遷移」と称する。ＮＲＺエンコード通信信号は、クロック周波数において実際のスペクトル成分を含まない、それでも、適当なりロック回復回路によりＮＲＺエンコード信号から適用クロック周波数を導出することができる。クロック回復回路は、送信メツセージ信号のビットレートに周波数が等しいクロック信号を導出する役割を果たし、もしくは、ユニポーラ又は全波整流されたバイポーラＲＺフォーマット信号に適した言葉を使えば、クロック回復回路は、送信されたベースバンド信号自体に含まれたもしくは埋め込まれたクロック成分を回復する役割を果たす。

従来のクロック回復回路は、典型的に、位相固定ループ（ＰＬＬ）を使用している。典型的なＰＬＬは、電圧制御Ｊ！振器を使用しており、その位相はその入力信号の周波数成分に固定される。又、ＰＬＬは、発振器の位相を入力信号の位相と比較してその位相差（通常、「位相エラー」と称する）に比例した電圧を発生するための位相検出器も有している。この電圧が制御電圧として発振器に印加され、発振器の周波数を調整する。

負のフィードバックにより、位相エラーは（通常小さな）値にされ、それにより、発振器の周波数が入力周波数に等しく保持される。

種々の形式の信号フォーマットがあるために、受信信号は、クロック回復のためにＰＬＬに送られる前に予め処理される。

例えば、バイポーラＲＺフォーマット信号の場合には、受信信号が先ず全波整流されてからＰＬＬに送り込まれる。別の例として、ＮＲＺフォーマット信号の場合には、ＰＬＬの前部に接続された遷移検出回路が受信信号のビット流の各信号交差においてユニポーラパルスを発生し、各パルスは受信信号の対応する信号交差のビットウィンドウ内にある。換言すれば、遷移検出回路は、各論理〇−輪理ｌ移行（即ち、Ｏ／１遷移）及び各論理１−輪理０移行（１１０遷移）に対応するパルスであって且つそれと同じビットインターバル内にあるパルスを発生する。

遷移検出器の出力は、一連のユニポーラパルスであって、同じデジタル値を有する連続ビットインターバル内の対応ビット間には可変長さのギャップが典型的に存在する。この出力はクロック周波数成分を含む０次いで、ＰＬＬはこの成分に同期したクロック信号を発生する。

クロックの回復に使用されるＰＬＬは、プルインレンジが狭いという欠点を有しており、即ちこのような装置は、入力信号のビットレートがクロック周波数を中心とする狭いレンジ内に入るときだけ入力信号に固定されてそこからクロックを引き出す、信頼性のある動作を得るために、このようなＰＬＬを用いた従来の回復回路は、典型的に、収集助成回路を使用しなければならない、この収集助成回路は、ＰＬＬをクロック信号に確実にロックできるようにする。不都合なことに、このような収集助成回路は、クロック回復に必要な回路の半分程度を占め、従って、例えば、通常スペースが重要視されるＩＣチップにおいて回路を実施する場合には経費のかかるものとなる。更に、収集助成回路を適切に設計しそして実施する場合には、技術的な時間及び努力に間して経費がかかることになる。

公知技術の場合のように、独立したＰＬＬと収集助成回路とを用いて、クロックを回復する場合の別の欠点は、それにより得られるクロック信号が系統的なジッタを受け、このジッタが、例えば、カスケード式のクロック回復実施例において不所望なレベルに達することがある。

系統的なジッタは、ＰＬＬ内に介入する不所望な位相変動であり、位相検出器の利得（典型的に、ボルト／ラジアンで表わされる）の変化によって生じるものである０位相検出器の利得は、ＮＲＺフォーマット信号の場合には入力ビツト流の遷移密度に基づいて変化し或いはユニポーラ又は整流されたバイポてこれらの密度は、ＰＬＬの入力が各ビットインターバルの境界において又はその中において遷移を含むことがほとんどないことにより短時間に（即ち、ＰＬＬの時定数程度の時間にわたって）変化する。（例えば、ＮＲＺフォーマット信号においては、隣接する論理Ｏの間に又は隣接する論理ｌの間に遷移が生じない、同様に、論理Ｏの値を有するビットインターバルにおいては、ユニポーラＲＺフォーマット信号に遷移もパルスも生じない、）従って、公知のＰＬＬをベースとするクロック回復回路で遭遇する系統的なジッタは、クロックを回復しようとするＰＬＬに対するエンコードされた入力信号の固有の特性によるものである。ＰＬＬを用いたクロック回復回路の例が米国特許第４，１５１，４８５号、第４，１８０，７８３号、第４゜２１６．５４４号及び第４，５７５，８６０号に開示されている。

クロック回復の別の既知の形式は、ＰＬＬではなくてリンギング回路を使用している。この目的のためのリンギング回路は、典型的に、次の中のいずれかを通常高いＱ値でフィルタしてクロック信号を回復するように構成されている。（ｉ）ＮＲＺフォーマット信号を予め処理するのに使用される遷移検出回路の出力、（ｕ）全波整流されたバイポーラＲＺフォーマット信号、或いは（ｉｉｉ）ユニポーラＲＺフォーマット信号自体を直接的に、不都合なことに、このような技術は、典型的に、フィルタのミス同調や、温度に伴うフィルタ応答のドリフトや、繰返し温度サイクルによる不整列や、受信データのビットレートのドリフトといった問題、そしてクロック周波数とリンギング回路の中心周波数との間の食違いにより生じるその他の問題がある。これらの問題は色々な程度で組み合わされ、最終的に、それ自体グロックジッタの形態で現われる。フィルタを用いたこの後者の形式のクロック回復回路の例が米国特許第４，２２２．１１７号、第４，２４２，７５４号、第４，３３９，８２４号、第４，６１５，０４１号及び第４，７３７，９７０号に開示されている。

１ユニＪＪｉ簡単に述べると、本発明は、ジッタを受ける粗いクロック信号を回復するための低Ｑ共振器・リミッタと、そのジッタを減少するための好ましくはＰＬＬを含むフィルタ回路とを使用する改良されたクロック回復技術に関する。この技術は、実質的に良好に作用するクロック信号を回復する。

上記共振器は、その入力を、回復されている所望のクロック周波数に実質的に等しい周波数のパルスを有する信号であって、共振器の入力のようにその周波数における欠落パルス即ち一連のパルス中のギャップを含まない信号に変換する。（例えば、これらのギャップは、ＮＲＺ信号においては同じ値を有し或いはユニポーラ又はバイポーラＲＺ信号においては論理０の値を有する隣接するビットインターバルによって生じる。）共振器への入力信号に存在する各パルスは、連続するパルスを近似するリンギングを励起し、このリンギングは信号中に存在する次のパルスまで続けばよい、従って、共振器の出方には、回復されている所望のクロック内の各パルスに時間的に対応する位置に１つのみのパルスが存在するようにされるが、パルスはジッタによりクロックパルスに対してずらされてもよい。

この信号は共振器からの出力信号であり、便宜上、以下、「クロック周波数信号」と称する。

このクロック周波数信号はリミッタに送られ、該リミッタは、所望のクロック周波数に実質的に等しい周波数の一連の長方形パルスをその出力として発生するが、これもゼロ平均ジッダを受ける。以下、リミッタの出力は「粗いクロック信号」もしくは「推定クロック信号」と称する。

次いで、この粗いクロック信号はフィルタ回路に送られ、この回路は、ゼロ平均ジッタを減少するＰ　Ｌ　Ｌを含んでいるのが好ましい、好ましいＰＬＬは、逐次位相／周波数検出器（ＰＦＤ）と称する特定形式の位相検出器を有している。

これまで、この形式のＰＬＬは、その入力における前記ギャップに敏感であることによりＰＬＩ、の位相固定がゆるみ、エラーのあるクロック信号を発生するために、クロック回復の用途に不適当であると考えられていた。これは、本発明による改良されたクロック回復回路では問題にならない、というのは、前記したように、共振器が信号ギャップにおける欠落パルスを「埋める」がらである、その結果、逐次ＰＦＤを使用することができ、以下に述べるようにそれらの多数の効果を利用することができる。

本発廚によるクロック回復の効果は倍増される。逐次又は非逐次のいずれの位相／周波数検出器が使用されるかに拘りなく、実質的に一定のＰＦＤ利得が実現されるので、系統的な位相ジッタが減少される。逐次位相／周波数検出器を用いることにより得られる効果は、収集助成回路の必要性を排除することである。というのは、このようなＰＦＤを用いたＰＬＬは、ＰＬＬの帯域中に通常拘りない広範囲なプルインレンジを有していて、このレンジは発振器の周波数レンジ又は同調電流／電圧レンジのみによって制限される。

所望のプルイン性能に加えて、逐次位相／９周波数検出器を用いたＰＬＬは、不安定な偽の固定状態による裕度を改善し、これにより、システムの信頼性を改善する。又、このような回路は、設計や実施が比較的簡単であるという点でも注目すべきである０本発明は、受信側でタイミングを確立するために、光フアイバ通信チャンネル、ワイヤ通信チャンネル、バンドパス高周波通信チャンネル、コンピュータ／周辺機器インターフェイス、或いは他のチャンネルを経て送信及び受信された例えばＮＲＺ、ユニポーラ又はバイポーラＲＺフォーマットの信号からクロック信号を回復しようとするときに利用できる０本発明は、系統的な位相ジッタを被るかもしくはそれに対して敏感な用途に特に適している。系統的な位相ジッタは１例えば、中継装置を用いた長距離のデジタル通信に使用されるカスケード状のクロック回復回路において累積したときに重大なものとなる。

■ｊム以飼崖」］Ｌ吸本発明は、−例として述べた好ましい実施例の以下の詳細な説明及び添付図面を参照することにより容易に理解されよう。

第１図は、本発明の好ましい実施例によるクロック回復システムのブロック図、第２図及び第３図は、第１図のクロック回復システムへ送られる各単一パルス及びＮＲＺエンコードビット流入力を示す信号図、そして第４図は、第１図のクロック回復システムを用いたデジタル通信システムのブロック図である。

且土丘添付図面の第１図には、デジタル通信信号からクロックを回復するための本発明によるシステム１０が示されている。このクロック回復システム１０は、選択されたフォーマット（ＮＲＺやバイポーラＲＺのような）にあるときに通信信号を予め処理するための入力インターフェイス１２と、このインターフェイス１２の出力又は例えばユニポーラＲＺ信号自体をその入力信号として受け取りそしてパルスの欠如しているビットインターバルにパルスを供給して、クロックに実質的に等しい周波数をもつ正弦波信号を発生するための共振器１４と、このクロック周波数信号を方形化し、即ちこの信号を一連のユニポーラ方形パルスに変換しつつその周波数を保持し、これによりジッタを受ける粗いクロック信号を回復するためのリミッタ１６とを備えている。又、システム１ｏは、粗いクロック信号をフィルタするための回路も備えており、この回路は、粗いクロツク信号に重畳されたジッタを減少して良好に作用するクロック信号を発生するための自己固定収集の狭帯域位相固定ループ回路１８を含んでいるのが好ましい、入力インターフェイス１２は、ＮＲＺ信号を予め処理するための遷移検出器１２ａを含んでいるのが好ましい、この遷移検出器１２ａは、ノイズや歪によって典型的につぶされたＮＲＺ信号を受け取り、そしてＩｌｏであるかＯ／１であるかに拘りなく遷移が受信信号に生じるたびにパルスを発生する。遷移検出器１２ａの出力は、ギャップ即ちパルスのないビットインターバルを有する一連のパルスであり、上記ギャップは、ＮＲＺデータ流における隣接論理１又は論理０に対応する。遷移検出器の出力はそのスペクトルに強力なりロック成分を含んでいる。

遷移検出器としては多数の種々の回路設計が公知である。

例えば、遷移検出器１２ａは、遅延線乗算器（例えば、その第１人力として通信信号を有しそしてその第２人力としてその遅延された信号を有するミクサ）の形態で実施することができる。

或いは又、ミクサに代わって「排他的オアゲート」を用いたデジタル回路で実施することもできる。いずれにせよ、遷移検出器１２ａの最適な性能は、一般に、これにより発生される各パルスの巾がＮＲＺビット時間の半分に等しいときに達成される。

これは、遷移検出器１２からの出力において偶数高調波のエネルギを抑制する。

又、入力インターフェイス１２は、バイポーラＲＺ信号を全波整流する回路１２ｂも備えている。一方、ユニポーラＲＺ信号は、ライン１２ｃで示されたように入力インターフェイス１２をバイパスして共振器１４へ直接供給することができる。

共振器１４は、Ｑの低いバンドパスフィルタであり、例えば、予想クロック周波数に中心をもつ単一の同調ＬＣフィルタであるのが好ましい、各入力パルスに対する共振器１４の応答は、公称クロック周波数の指数関数的に減衰する正弦波である。

これらの個々の正弦波は、回復されているクロックに周波数が実質的に等しい可変振幅の正弦波出力信号をＪ［するように重畳される。正弦波信号の第１の複数の正の半サイクルは、共振器１４への入力信号のビットインターバルにおける実際のパルスに対応し、一方、第２の複数の半サイクルは、パルスの欠如する入力信号のビットインターバルに対応する。従って、共振器１４は、入力信号から欠落したパルスを供給するように見え共振器１４はＱの値が低いので、共振器１４の性能としては、クロック周波数と共振器の中１６周波数の小さな食違いを実質的に評容することができる。共振器１４のＱの値は、クロック周波数に対する中心周波数のドリフト及び不整列が問題とならないように充分低く選択する一方、１つ以上の連続するパルスが入力信号から欠如するときに共振器１４からの出力の正弦波の振幅がリミッタ１６の入力感度レベル以下に減衰しないように充分高く、好ましくはそれよりも僅かに高く選択するのが好ましい。

このように、Ｑの値は、遷移検出器１２ａからの予め処理された信号の「作用長さくｒｕｎ　ｌｅｎｇｔ、ｈ）Ｊとして一般に知られているパルス間の最大予想中、或いはユニポーラ又はバイポーラＲＺ信号の論理１間の最大中に基づいて決定され、従って、本発明が使用される特定の通信用途の特性によって決まる。一般的にいえば、今日月いられている典型的なデジタル通信信号からクロックを回復するためにはＱの値が１０ないし１００であるのが適当である。第１の近似として、最適なＱの値はデータの作用長さの「π」倍であることが分かっている。

しかしながら、最適なＱの値はデータの統計に基づいて変化する。

共振器１４によって発生されたクロック周波数信号は、リミッタ１６のような波形整形装置に供給される。リミッタ１６を好まし〈実施したものは、ゼロ交差検出器、例えば、オーバードライブのＡＣ結合増幅器である。リミッタ１６は、共振器１４からの出力の正弦波を方形化し、一般的に長方形のパルスの良好に整形された粗いクロック信号を発生する。この信号は典型的にジッタを含むが、各ビットインターバルごとにパルスを有し、従って、その周波数はシステム１０により受け取られた通信信号の平均データレートに実質的に等しく、ＰＬＬ１８を駆動できる実質的に均一の振幅のものである。

より詳細には、リミッタ１６からの粗いクロック信号をつぶすジッタは、ゼロ平均ジッタであると考えられ、通常、これは、主に、受信した通信信号に存在する位相ジッタによるものである６しかしながら、又、ジッタは、共振器１４の僅かではあるが典型的に不可避のミス同調によるものでもある。ジッタは、ゼロ平均であるから、ＰＬＬ１８において著しくフィルタすることができ、実質的に平均化されて、実質的に良好に作用するクロック信号を発生する。

ＰＬＬ１８は角度情報のみに基づいて動作するので、クロック周波数信号をＰＬＬ１８に送給する前にリミッタ１６において方形化することにより何も失われない、一方、共振器／リミッタの組合せはパルス欠如のない粗いクロック信号を発生できるので、ＰＬＬ１８は、好都合なことに、クロック回復にこれまで使用されなかった特殊形態の位相固定ループ、即ち逐次位相／周波数検出器（ＰＦＤ）２０を用いたものにすることができる。しかしながら、又、本発明は、他の適当な形式の位相検出器を用いても実施できるが、この場合には収集助成回路が一般に必要とされる。というのは、逐次ＰＦＤ以外の位相検出器を用いたＰＬＬは、典型的に、プルインレンジが狭いからである。

逐次ＰＦＤ２０に加えて、ＰＬＬ１８は、ループフィルタ２２（例えば、能動的な遅れ−進みフィルタ）と、電圧又は電流制ｍ発振器２４（例えば、ＬＣバラクタ同調共振の発振器）とを備えており、これらはいずれも一般にクロック回復のためにＰＬＬに使用する従来設計のものである。（従来型の位相固定技術は、１９７９年ジョンウィリー・アンド・ソングにより出版されたフロイドＭガードナー著の「フェイズロックループ」という名称の書籍を参照することによって良く理解できよう。

ループフィルタ２２は、発振器２４の同調電圧を発生し、発振器２４を位相固定に向けて駆動する０発振器２４は、ＰＬＬ　１８への信号の位相、ひいてば、周波数に対して固定する。

前記したように、クロック信号を実際に回復するのにＰＬＬ自体を用いる公知技術とは異なり、システム１０は、共振器１４とリミッタ１６を使用し、実質的にクロック周波数の一連のパルスを有していて然もパルスが欠落していない粗いクロック信号を導出する。パルスが欠落していないことにより、ＰＬＬ１８を逐次ＰＦＤで実施できるだけでなく、典型的にＰ　Ｌ　Ｌ内に発生する系統的なジッタを減少することができる。従って、ＰＬＬ１８は、リミッタ１６からの粗いクロック信号をフィルタしてそこに重畳された位相ジッタを減少するよ−）に働くが、これは、それ自体系統的なジッタをほとんど介入しない設計によって行なわれ、これにより、システム１０により受け取られる通信信号のクロック周波数に固定された実質的にきれいでジッタのないクロック信号を発生する。

逐次ＰＦＤ２０は、ｎ状態位相比較器であるのが好ましく、ここでｎは３に等しいか又はそれより大きい（好ましくはそれに等しい）整数である。「逐次」という用語は、装置がクロックされるデジタルメモリ（例えば、フリップ−フロップ）を使−１及びＳ−２の位相を比較し、その位相差に対応する出力を発生する。

砒化ガリウム技術の近年の開発によれば、逐次ＰＦＤは商業的には単一パッケージで入手でき、Ｉ　Ｇ　Ｈｚまでの入力周波数で動作する。（低速度の周波数検出に適した逐次ＰＦＤは、モトローラ社によって製造された集積回路ＭＣＩ２０４０であり、そして高速度の周波数検出に適した逐次ＰＦＤは、ギガビット・ロジック社によって製造された集積回路１６ＧＯ４４である。）或いは又、このような高いクロックレートは、デジタル周波数プレスケーラ２６ａ、２６ｂをＰＬＬ１８に使用することによって受け入れることができる０両プレスケーラ２６ａ、２６ｂは、添付図面にはｆ／Ｎと示されており、ここでｆは周波数を表わしモしてＮは１に等しいか又はそれより大きい整数である。（Ｎ＝１の状態のプレスケーラは直接接続に相当する。）プレスケーラ２６ａはリミッタ１６とＰＦＤ２０の入力Ｓ−１との間に接続され、一方、プレスケーラ２６ｂはループ自体のフィードバックラインにおいてＰＦＤ２０の入力Ｓ−２に接続される。

従って、第１図に示す本発明の実施例においては、リミッタ１６の出力が周波数分割のためにプレスケーラ２６ａに送られ、次いで、逐次ＰＦＤ２０へ入力Ｓ− １として送られる。ＰＦＤ２０の出力はループフィルタ２２へ送られ、該フィルタは次いでその出力を発振器２４へ供給する。発振器２４からの出力はプレスケーラ２６ｂへ送られ、このプレスケーラはこれを周波数分割形態で逐次ＰＤＦの第２人力Ｓ−２へフィードバックする０発振器２４の出力はＰＬＬ１８の出力でもあり、即ち発振器２４の出力は回復されたクロック信号である。

システム１０の動作は第２図及び第３図から更に理解できよう、第２図は、単一の長方形パルス５０が共振器１４へ入力として送り込まれる理想的な状態を示す信号図である。実際には、一連のパルスが共振器１４によって通常受は取られそして第２図は、システム１０の動作を目で確認する助けをするように教訓的な意味で組み込まれている。

パルス５０は、入力インターフェイス１２の出力の単一パルスを表わすことができるしくシステム１０へのＮＲＺ又はバイポーラＲＺエンコード入力の場合）或いは共振器１４へ直接送られるユニポーラＲＺエンコード信号の単一パルスを表わすこともできる。パルス５ｏは共振器１４によって処理されて、共振器の出力信号５２が発生され、この信号は、前記したようにそして第２図にグラフで示されたように、共振器１４のリンギングによる正弦波形であり、共振器１４のＱの値に基づいて指数関数的に減衰する。信号５２は次いでリミッタ１６へ送られ、これにより、リミッタは出力信号５４を発生する。矢印５７で示されそしてリミッタの入力感度レベルに対応している特定の振幅スレッシュホールドより振幅が低い振器出力信号５２の部分５６については、リミッタの出力信号５４の対応部分５８が実質的に振幅ゼロであることに注意されたい。

第３図は信号及びタイミング図であり、システム１０によって受け取られる通信信号はビット流の形態のＮＲＺエンコードデータ信号６０である。前記したように、第３図の信号は、本発明の実際の応用分野において通常予想されるジッタや歪がない状態で示されているので、理想的なものである。

図示されたように、ＮＲＺエンコードデータ信号６０は、一連の論理１と論理Ｏであるが、ここに示すシーケンスは、解説のためのものに過ぎない、このようなＮＲＺエンコード信号で通常そうであるようにそして前記で述べたように、論理１は対応するビットインターバル内の大きな振幅に相当し、そして論理Ｏは対応するビットインターバル内の小さな振幅に相当し、隣接する論理１の間及び隣接する論理Ｏの間には遷移はない。

信号６０が遷移検出器１２ａによって処理されるときには、その出力として信号６２が生じる。明らかなように、遷移検出器の出力信号６２は一連の非均−離間パルスＰ−１の形態であり、その各々は通信信号６０における遷移から生じる。

仮説的な言い方をすれば、信号６２は、仮想線Ｐ−２で示す欠落パルスを除けば、実際にはクロック信号となる。欠落パルスＰ−２は、信号６２がクロック信号で要求されるように均一離間のタイミングパルスをもたないように保持する。

遷移検出器の出力信号６２は共振器１４へ送られ、該共振器は、これを、第１図について述べたように欠落パルスＰ−２が埋められた可変振幅の正弦波信号６４に変換する。その結果、共振器の出力信号６４は各データインターバルに対してパルス６５を有するが、これは方形パルスではなく、然も均一な振幅でもない（通信信号６ｏの元のビット流において論理ｌであろうと論理０であろうと）、共振器の出力信号６４は、実質的にクロックに等しい周波数の実質的に均一に離間されたパルス６５（実際には位相ジッタを受ける）を有していることが明かであり、このために、ここではクロック周波数信号と称する。共振器の出力信号６４は、実際には、第２図の信号５２で表わされた応答が遷移検出器の各出力パルスＰ−１に重畳されたものである。

共振器の出力信号６４はリミッタ１６に供給される。それにより生じるリミッタの出力信号６６は、共振器の出力信号６４がリミッタ１６の入力感度レベルよりも減衰しない限り欠落パルスをもたない、たとえリミッタの出力信号６６がまだ位相ジッタを受けるとしても（第３図には示されていない）、この信号は、ｌより大きなＮに対してプレスケーラ２６ａに匹敵する論理レベルまで、或いはＮ＝１に対してはＰＦＤ２０に匹敵する論理レベルまで方形化される。（入力インターフェイス１２、共振器１４及びリミッタ１６の組合せは、中間信号発生器と考えられ、その出力信号がリミッタ出力６６である。）リミッタ出力信号６６は、次いで、ＰＬＬ１８によってフィルタされて、重畳した位相ジッタが除去され、実質的に良好に作用するクロック信号が発生される。この信号は、重畳ジッタなしで示されているので信号６６のように見える。

従って、本発明は、共振器１４を効果的に使用して、欠落パルスがないように確保し、これにより、クロック周波数信号を抽呂し、これがリミッタ１６によって使用されて、同様に欠落パルスをもたない粗いクロック信号が得られることは明かである。逐次ＰＦＤがその使用が妨げられるほど感知してしまう欠落パルスを回避することにより、このようなＰＦＤを使用することができ、それらが許容する広いプルインレンジにより、収集助成回路が不要とされる。又、欠落パルスをいわゆる埋めることにより、系統的な位相ジッタが減少さ・れる、換言すれば、一定遷移（ＮＲＺ信号）密度又は論理１　（ユニポーラ又はバイポーラＲＺ信号）密度を１００％レベル（欠落パルス回復）において得ることにより、実質的に一定の位相検出器レベルが達成され、これにより、系統的なジッタが減少される。

系統的なジッタの減少は、システム１０に使用される位相検出器が逐次ＰＦＤであるか別の適当な形式のものであるかに拘りなく達成されるが、逐次ＰＦＤが好ましい、というのは、その性能が優れているからであり、即ち、逐次ＰＦＤの場合には、（ｉ）プルインが高速で且つ収集助成回路を必要とせず。

（ｉｔ）信頼性が高くそして（ｉｉｔ）不安定な偽の固定状態に対する裕度が高いからである。

前記したように、本発明は、中継装置や従来のクロック回復技術を用いた長距離デジタル通信において生じることであるがカスケード状のクロック回復回路に系統的なジッタが累積するような用途において直ちに実施することができる。もちろん、本発明は、その他の多数の別の用途に用いても、クロック回復で得られる改良の効果を得ることができる。

第４図は、本発明の解説のための実施例によるベースバンド通信システム１００を示している。送信ターミナル（即ち、送信器）１０２は、通信チャンネル１０４を経て受信ターミナル（即ち、受信器）部分１０６ヘデジタルエンコード信号を送信する０本発明は、送信媒体には関わりないことを理解されたい。

ここに示して説明する形式の通信システムは、一般に、ベースバンドＮＲＺ又はユニポーラＲＺメツセージ信号が送信及び受信されるような広範囲な用途（例えば、光フアイバ通信、同軸ワイヤ通信、コンピュータ／周辺装置インターフェイス）に使用される。このような用途においては、受信信号が付加的なノイズや、記号間干渉（Ｉ　Ｓ　Ｉ）やジッタによって色々な程度に破壊されることは不可避である０通常、このような破壊は、信号の質を著しく落す以上の顕著なものではなく、信号をデコードするための正確で良好に作用するきれいなりロックを得る際に著しい重要性を与えるものである。

受信器部分１０６においては、イコライザ１０８が送信信号を受け取って、記号間干渉（ＩＳＩ）を一般的に減少し、そして他の点では、送信において介入した振幅及び位相歪を補償するようにこの信号を処理する。（当業者に明らかなように、高いレベルの歪の影響を受けない用途においては、イコライザを使用する必要はない）。

処理された信号は、次いで、回復装置１１０、より詳細には、好ましくは第１図について述べた形式のクロック回復回路１１２と、従来のデータ回復回路１１４との両方に供給される。

回復されたクロック信号と、この回復されたデータ信号は、判断回路１１６へ送られて、回復されたクロック信号に基づく適当なりロックレートでデータのサンプリングが行なわれ、データ信号が、個別のデジタル１及びデジタル０レベルをもつビット流に変換される０次いで、このビット流と、回復されたクロック信号は、例えば、デコーダ１２０を含む別の受信部１１８へ送られる。

以上、特定の実施例について本発明を説明した０以上の説明に鑑み当業者には他の実施例も明かであろう０例えば、入力インターフェイス１２は、通信信号がユニポーラＲＺフォーマットでエンコードされるときには省略することもできるし、或いは特定フォーマットの通信信号を予め処理することが必要とされるときにはこのような予めの処理を行なうに必要な回路のみを含むことができる。従って、本発明は、請求の範囲のみによって限定されるものとする。

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Claims

【特許請求の範囲】

１．デジタルエンコードされた信号からクロツクを回復するための装置であつて、上記デジタルエンコード信号は複数の第１及び第２のデジタル状態を表わすものであり、各デジタル状態は複数のピツトインターバルの１つの中に定められ、第１の複数の上記ピツトインターバルは第１と第２のデジタル状態間に関連遷移を有しており、第２の複数のピツトインターバルは第１と第２のデジタル状態間に関連遷移を欠くものであり、上記装置は、Ａ．上記デジタルエンコード信号を受け取りそして上記第１及び第２の複数のビツトインターバルの１つに各々対応するパルスを有する粗いクロツク信号を発生するためのパルス供給手段を具備し、上記パルスはその周波数が上記デジタルエンコード信号のクロツクに実質的に等しいものであり、そして更に、Ｂ．上記パルス供給手段からの上記信号を入力として受け取るように接続された位相固定ループ回路であつて、その信号に重畳された位相ジツタを減少し、上記デジタルエンコード信号から回復された一般的に良好に作用するクロツクを有するクロツク信号の形態の出力信号を発生する位相固定ループ回路を具備することを特徴とする装置。
２．上記パルス供給手段は、上記デジタルエンコード信号のクロツクに実質的に等しい周波数を有する正弦波信号を発生するための共振器と、この正弦波信号を上記粗いクロツク信号に変換するための手段とを備えている請求項１に記載の装置。
３．上記変換手段は、上記共振器と上記位相固定ループ回路との間に接続された手段であつて上記共振器からの信号を実質的に方形化する手段を備えている請求項１に記載の装置。
４．上記位相固定ループ回路は、逐次位相検出器を含む請求項１に記載の装置。
５．デジタルエンコードされた信号からクロツクを回復するための装置であつて、上記デジタルエンコード信号は複数の第１及び第２のデジタル状態を表わすものであり、各デジタル状態は複数のピツトインターバルの１つの中に定められ、第１の複数の上記ビツトインターバルは第１と第２のデジタル状態間に関連遷移を有しており、第２の複数のピツトインターバルは第１と第２のデジタル状態間に関連遷移を欠くものであり、上記装置は、Ａ．共振器を含む信号発生手段を具備し、この信号発生手段は、上記デジタルエンコード信号を受け取りそしてそこから上記第１及び第２のピツトインターバルの両方に対応するパルスを有する出力信号を発生し、これらパルスは、その周波数が上記デジタルエンコード信号のクロツクに実質的に等しいものであり、そして更に、Ｂ．上記信号発生手段からの出力信号を受け取るように接続された回路であつて、その信号の位相ジツタを減少するための回路を具備し、これにより、クロツク信号を回復するようにしたことを特徴とする装置。
６．上記ジツタ減少回路は位相固定ループ回路より成る請求項５に記載の装置。
７．上記位相固定ループ回路は逐次位相検出器より成る請求項６に記載の装置。
８．上記デジタルエンコード信号は非ゼロ復帰形態でエンコードされ（ＮＲＺ信号）そして上記装置は、更に、このＮＲＺ信号を受け取つて上記共振器に出力を供給する遷移検出器を備えている請求項５に記載の装置。
９．デジタルエンコードされた信号からクロツクを回復するための方法であつて、上記デジタルエンコード信号は複数の第１及び第２のデジタル状態を表わすものであり、各デジタル状態は複数のピツトインターバルの１つの中に定められ、第１の複数の上記ビツトインターバルは第１と第２のデジタル状態間に関連遷移を有しており、第２の複数のピツトインターバルは第１と第２のデジタル状態間に関連遷移を欠くものであり、上記方法は、Ａ．上記デジタルエンコード信号から粗いクロツク信号を発生し、この粗いクロツク信号は、上記第１及び第２のピツトインターバルに対応するパルスを有し、そしてこの信号の周波数は、上記デジタルエンコード信号のクロツクに実質的に等しいものであるが、位相ジツタを受けており、Ｂ．上記粗いクロツク信号の位相ジツタを減少して、クロツク信号を発生することを特徴とする方法。
１０．上記発生段階は共振器を用いることを含み、上記ジツタ減少段階は位相固定ループ回路を用いることを含む請求項９に記載の方法。
１１．上記位相固定ループ回路は逐次位相検出器より成る請求項１０に記載の方法。
１２．上記デジタルエンコード信号は非ゼロ復帰形態でエンコードされ（ＮＲＺ信号）そして上記方法は、更に、遷移検出器を使用してＮＲＺ信号の遷移を検出し、上記遷移検出器の出力を上記共振器に供給する段階を含んでいる請求項１０に記載の方法。